sample hold的電路佈局

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最近在將adc的電路作佈局，而完整電路跑過c+cc後，效能比原先pre-sim掉了1bit，
4 A- i, k+ S3 A( u因此最近將前端smaple-hold amp電路拿來跑r+c+cc的測試，結果輸出結果幾乎failed掉，
因此想請問是否我在佈局上擺放位置不好，
# D/ M" [- y7 G# K) G6 P+ o或是若要降低r的影響該怎樣修改，
$ m0 _& I7 Y4 {, c能提供點意見。
! D7 [1 H5 Z8 ]
電路圖
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- n+ M1 |! A6 G+ N佈局示意圖
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