sample hold的電路佈局

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最近在將adc的電路作佈局，而完整電路跑過c+cc後，效能比原先pre-sim掉了1bit，
因此最近將前端smaple-hold amp電路拿來跑r+c+cc的測試，結果輸出結果幾乎failed掉，
因此想請問是否我在佈局上擺放位置不好，
* V& L5 d5 ^; P3 y* W; [( K! }或是若要降低r的影響該怎樣修改，
/ W; R9 f. L" s4 K能提供點意見。

電路圖


/ R+ X$ v7 X5 X+ @* W! h$ U  r& V佈局示意圖

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