天线效应中，跳线至顶层metal的作用。

lnxmj

为减小天线效应，除了减小面积或周长比外，就是加diode 和跳线至顶层metal。书上是说跳到顶层metal后，会减小下层metal的面积。但顶层metal etch时不也会聚集电荷吗？这样做真的有意义吗？

max671119

天線效應產生的靜電破壞也會發生在metal蝕刻
时。時。 如果metal接到diffusion时，极少会产生静电如果metal接到diffusion時，極少會產生靜電
6 x7 o. Q7 C# j  t2 E. a1 d! B破坏，因为diffsion可以卸掉静电，所以top metal破壞，因為diffsion可以卸掉靜電，所以top metal
% M% w  g# b& M9 }* ~% \3 r/ ], h一般不用考虑天线效应的问题（基本上每条top一般不用考慮天線效應的問題（基本上每條top
1 l& u  g) @/ u' Dmetal都会接到diffusion上）。 metal都會接到diffusion上）

sw5722

就我所知,antenna是為了保護poly gate的,因為poly是比較脆弱的,怕被
" w; i$ C" c1 U, [  U& D' h靜電破壞,所以用diode或者跳層,避免直接衝壞poly gate,
為什麼跳層只能往上跳,往下是沒用的,你從半導體製程程序去了解,就會
懂了.

alai

原帖由 lnxmj 於 2009-7-21 05:00 PM 發表
为减小天线效应，除了减小面积或周长比外，就是加diode 和跳线至顶层metal。书上是说跳到顶层metal后，会减小下 ...

; d. R7 T0 r* \' F, D: ~" G你跳到top metal后，top metal一根不会太长了吧？？？如果top metal太长，总面积太大，也一样有天线问题。

lnxmj

谢谢大家的帮助。现在已经基本明白了。以前自己认识的一个误区是，每一层做完后，电荷会持续积累。并传接到顶层metal。

pph_cq

原帖由 alai 於 2009-7-23 04:56 PM 發表

' X% ^" w- f* W4 k* B9 u你跳到top metal后，top metal一根不会太长了吧？？？如果top metal太长，总面积太大，也一样有天线问题。

top metal通常都会接到diffusion，所以一般不会有问题，如果只接gate就会有问题。

speed

謝謝大家的分享~~
* f7 `4 ?! Z( M' N( h7 B

/ j- m0 V, \  w6 J6 c謝謝大家的分享~~

sw5722

我不太確定你們說的天線效應與我知道的antenna rule是否一樣的東西,diffusion會不會
洩掉靜電,我也不太清楚.從layout的角度看,diffusion加上imp及ct metal,所組成的東西
就是叫protection diode,它的pn形成二極體.放在違反antenna rule的線上,當靜電高於
一個標準,二極體導通將多餘的靜電洩到基底,而且它只能放在pwell.這是我遇過的rd
跟我說的.不知是否正確.
5 r& E# `9 O5 r. T3 l關於top metal的問題,之前跑antenna rule時,不是每一條線都能放得下protection diode,
4 W5 g' H5 V1 y% v2 `+ T: W5 Z0 Q所以會用跳層取代,並不是一定要用top metal,用上一層即可,不過要靠近poly gate,就能
解掉.會有top metal的說法,可能是早期頂多是1p2m,metal2就是top metal,這是我自己猜的,

yytseng

都錯!!
4 O6 O' {" v( y
" O" t  O  i! O/ x/ U( z+ q. n半導體製程中 因為離子植入蝕刻研磨過程 會造成靜電累積
# O! x. |' O3 h( s% Y/ }8 u/ |. V做出來的金屬層就像天線一樣 會收集靜電 累積
0 ^: d& W: `+ g5 B當累積到夠多 就可以打穿poly gate 放電
* u1 H6 i$ Z; o; d! x( z% U6 W2 O1 t當然那個gate 就毀了
+ [# C8 [. s4 r/ }! _0 d3 s& W0 ~

解決的方法 就是讓靜電從另一邊放電
7 n# v3 f( b" F/ e+ E因為另一邊接到diffusion drain 端放電
所以把 metal 整個連起來就好了 不是要連到"top metal" 而是連到整個path 的最上層metal就好
% Y  }- w/ w- a2 c) s! e
3 R& ?3 G/ |% A" |9 [8 p另外傳統的視放電端 diffusion 放電為無限大,在0.13um 以下已經改成要計算 diffusion 可放電能力 跟 gate 端被打穿的能力比較 所以跟 gate area (W * L) 整段金屬 charge 以及 diffusion area 都要計算
( L' a( y* U& {9 P4 N
$ e6 S! i7 B  ]5 A; o0 `5 r7 |5 E在nanometer 製程 由於 poly 厚度非常薄 (幾十個原子) Antenna 破壞力更是明顯

alai

原帖由 pph_cq 於 2009-8-6 11:32 AM 發表
  O6 r* u2 ~3 H
7 B/ C; Y! ?7 H3 W3 n
5 a) Q8 H' T; Ltop metal通常都会接到diffusion，所以一般不会有问题，如果只接gate就会有问题。

# F. q/ d6 G6 D" v# S我们讨论的当然是没有接到diffusion的情况。

james65chan

還是沒有提到為什麼  有些anntenna rule 跳線到最上層metal 就可以解了 ，

所以正確的做法還是
# p8 V5 y0 j& P; A' N
: F% ?, ]1 f$ g( I& d1.       一定距離接到  diff-drain 端.

8 n' g  J% }  J+ U  [7 W2.       一定距離接 對地diode.

milo_li

小弟還是不太明白，希望有高人詳解！！！

sw5722

關於diffusion會放電的事,我以前的designer是用等效電路來給我解釋的
4 U0 i0 V/ d# r% D  R,那不是單純的那層layer會放電,比方說n diff是用ct打在pwell上,有pn就是
1 q3 M0 y3 w4 ^. [, w# ^2 N$ e; ]' c0 B型式上的二極體.
關於跳層,半導體製程是這樣的,從一個p基體開始往上做,然後nwell......poly
==>m1==>m2==>m3.......假如你以為半導體製程是一個mos或是一個電阻
2 c; W7 T1 p9 n$ v! ]這樣去做的,那麼以下的說法,你可能不會了解.
假設有一條m1接到poly gate違反antenna rule,我們會用m2在靠近poly gate
% K/ w+ l) B, L5 x0 t的前方做跳接,當製程往上做到m1時,它是一個中斷不連續的狀態,在這個時候,
+ K8 Z" f+ s' X* W, @想辦法去靜電,然後再往上做.
' D# W( `; G' A4 T他不是非要最top metal,你用top metal是自己找麻煩,不信去跑一下antenna rule
1 N( @. m/ Q( Z' r; ?就知道了.

jkchien

基本上幾位所表達的都有相關性，但是應該要從製程步驟與過程來解釋。
: ~9 T. l1 v. x  r1 Q1.在蝕刻時大約會採用1000V~2000V，進行乾式蝕刻，由於離子撞擊會產生靜電累積在尚未被移除的幾何圖形內。
2.二極體會採用NP型，N端接訊號線,P端接地或是最低電位，在silicon process，在正常情況下此二極體形同斷路不會干擾訊號。在電位超過BreakDown voltage時，電流會從N流向P而釋放靜電...
3.被破壞的是gate-oxide，不是poly-gate，是因為gate-oxide隨製程演進而被設計越來越薄，約為150埃往下遞減，也就是約為幾十個原子厚度。但正解是因為電場效應而引起電流流向而導致gate-oxide被永久毀損...
  e5 f& T! u% }' x4.往上連接到top metal就可以避免？這種觀念不能算是很完整的解決方案，因為現階段矽材料表面以上的蝕刻皆以乾式蝕刻進行，因此每一個layer都會採用1000V~2000V進行，因此累積越多的metal layers就會累增更多的靜電，礙於怕蝕刻不成功以及降低等效電阻值而多打的vias/contacts數量的增加電流流量，會增加毀損gate-oxide風險。但是靜電還是持續累積中。因為到了連接線路徑中的最上層metal layer時，已經連接到的diffusion region，但仍有些電路並非如此設計。而就在還沒有到最上層metal layer之前所累積的靜電足以毀損gate-oxide。所以必須要在輸入端進入到gate oxide之前就先打上NP diode，而且不能打錯位置。
* e/ v' ^1 r# G3 w! F5 h5.run Antenna Rule就能了解一切？答案是有疑問的，因為command file是人寫的，很多製程廠下載的檔案都是針對該製程廠而寫的，多了一堆寫不出來的symbol layer去判別元件並不太實用，況且antenna必須要對製程過程了解才不會誤解。若要用驗證工具去檢測就需要多了解command file如何編寫...
6.這就是為何在Design Rule內會算週長對面積比，甚至是累加制的計算。但在國外大部分只有計算metal1，因為最容易造成沒有連接到diffusion的風險就是metal1，50%風險率...
# ?' K0 q6 t4 q. {8 v
7 G  q2 a0 E0 c5 u& _/ W2 p以上是我在上課中就會說明的部分內容
4 J% a" y: y( g5 {1 A8 e
$ \9 ]1 L& Z) ~& Y6 ^" _簡老師

[ 本帖最後由 jkchien 於 2009-9-16 02:08 AM 編輯 ]

sw5722

簡老師說的對,應該是gate-oxide不是poly-gate,是我筆誤,其他大概跟我以前的designer
/ _! B7 Y' L, x說的差不多.
關於top metal的問題,是幾年前我在跑antenna時,我處長在旁邊看,因為製程廠提供的diode
是有一定大小的,我們也知道用跳層比較不好,但不是每個地方都放得下,所以用跳層的方式解
0 a$ o3 e- L* [  J,是難免的.
然後我處長說要用top metal(1p5m的製程用metal5),他認為top metal就是指metal 5,我認為
( I0 i; }7 H- ?  T是上一層就好,後來跑command file的結果,是上一層即可,試過2個廠的command file都是這
樣,
當然command file不一定對,我自己就遇過幾次,但就算它錯了,也不能怎麼樣,只是日後ic有問題
可以當成一個吵架的籌碼.

REFINED

那小弟在這邊也將我所知道的與各位前輩分享並請與指正
) \: y/ g, k. W2 H' X在製造過程中會有多餘的電荷累積在金屬層上這大家都知道，為什麼會把閘極氧化層打穿我查到一個不常被提起的觀點；在連線上不是OD to OD 就是OD to gate，OD to OD的部分暫不討論，主要探討OD to gate:當導線的兩頭分別接上的材質是DIFF與POLY，電荷會往較低阻值的方向做宣洩，此時導體上的電荷將會全部積在POLY上面 當電荷累積的量超過到氧化層所能負荷的就會被擊穿。

fabc

解决这个问题需要了解一下天线效应和IC制造流程，这样就能容易理解了；跳到顶层，那么势必把下层分成几段，这样只有一部分是直接连到gate的，那么在etch时，只有相连的部分起积累作用，其他部分积累了，因为上层还没做呢！，所以只能悬空在那边，等做到上层时，只有上层金属积累电荷，其他底层的金属（应该说是导体，包括金属与多晶）因为介质挡住也无法接收到电荷了，所以不用担心！不知道回答是否满意，表达得不是很好，不过只要你画出cross-section,应该很容易理解。

semico_ljj

聊的不错！

minijasmine

原帖由 fabc 於 2009-10-9 01:50 PM 發表
+ V2 C: s5 [2 Z# `9 l  P...等做到上层时，只有上层金属积累电荷，其他底层的金属（应该说是导体，包括金属与多晶）因为介质挡住也无法接收到电荷了 ...

我认为有介质挡住，只能说在做上层金属时，下面几层金属不会再增加累积的电荷；但因为是同一条连线，并不能完全避免上层累积的电荷传导到下层。而之所以此时不会破坏最下层的gate-oxide，是因为电荷会通过阻值更低的diffusion端泻放了。你想，都做到顶层Metal了，整条连线已然连通，diffusion端和gate端都在连线的两端了呀，电荷自然往低阻端走呀。

tsung105

看你antenna出現在哪層metal就往上跳一層如果是M2就把M2切一段換M3以此類推因為製程在製作時M2如果電荷累積過大時你換到M3他就不連續因為做M2時M3還沒做
& C2 c0 Q$ B$ j而加Diode也可以因為電荷累積過多可經diode到地(diode面積也有差)