MOS上面爲什麽不能跨綫？

minzyyl

關於類比類電路, 很多前輩都告訴我不能在MOS上面跨綫,誰能告訴我爲什麽? 主要影響是什麽?

如果這個電路對寄生電容不敏感的話跨應該沒事吧? 而且一般跨的話至少用metal2, metal2和gate之間距離相對也不小了,寄生應該也不大吧?

哪位大大出來解釋下?

semico_ljj

如果是敏感电路的话最好不要！会引起crosstalk！

semico_ljj

一般的电路是可以的

minzyyl

原帖由 semico_ljj 於 2009-7-13 09:38 AM 發表
1 D( z3 h4 e  n9 n  ]* J如果是敏感电路的话最好不要！会引起crosstalk！

9 y. h3 `: ~% Z- p' o# M
* b9 X# r) v# n5 M
能舉例説明下嗎?

) y- ~6 n9 ^7 d2 p5 R+ s$ D3 f
               
' i( O! x3 ?8 l& q
) e& s. ]9 U) n* Q7 H: ^$ i# v                 ？

賴永諭

請看看 請看看MOS cross-section 結構會發現,上面的Metal經過時,會下陷在上來...所以M1盡量不要經過MOS....

man52013142002

什麼是crosstalk
4 ]/ V& t6 g6 }$ j4 g
什麼是crosstalk

minzyyl

原帖由 賴永諭 於 2009-7-14 09:21 AM 發表
; M2 Z' ^& e% g  S2 A. @+ n7 _請看看 請看看MOS cross-section 結構會發現,上面的Metal經過時,會下陷在上來...所以M1盡量不要經過MOS....

8 e% d7 K( A: {# z% P! S, O
7 o7 \2 X: c; @' @' \' A9 iM1理論上很少跨過gate吧,畢竟S/D都是用的M1連接阿

  ]/ }' ^1 y  L; K9 Q至於你說的會下陷在上來? 請問怎麽解釋?

HanGu

mos device gate 上走金屬至少會有兩個缺點：
1.影響 mos 的 Vt。根據相關資料，metal 從mos device 上走的話會影響 gate oxide的表面電荷
  從而影響 Vth。metal 1 影響最大，metal 的層數越大，影響越小。
2.Cross talk. 因爲metal和device之間會有 parasistic capacitor，如果其中之一是比較 noise
! W; G/ ]* w1 `0 X 的話，就會影響到另外一個。

HanGu

原帖由 minzyyl 於 2009-7-14 07:02 PM 發表
. q: R: V' S  Q8 m1 V! m/ \

. ~% V- u3 N& W( T8 zM1理論上很少跨過gate吧,畢竟S/D都是用的M1連接阿

至於你說的會下陷在上來? 請問怎麽解釋?

. n% t! d" M6 m5 |  ~( v
7 i$ ~8 u2 z8 E. a3 U) }一般比較老的process，由於
9 e6 ^5 u2 c# T% e/ z1. source/drain 在silicon�，而gate oxide和FOX長在silicon之上。
* r  j1 [. k: W) X$ }8 ^' {8 V2. source/drain 需要用metal通過 contact 連出來。
  F# \3 h3 y8 G/ f所以從source看向drain的話，在表面是凹凸不平的。
; o+ \. Z6 B" {& `* C不過現在有CMP工序。會對表面進行抛光平整。這個問題應該不存在了。

semico_ljj

新工艺会引起Vt的变化，要求严格的时候不能跨綫

sw5722

從半導體製程來看,一般metal都是在上層,而一般的mos是很多layer
  P. E( \  A+ E, D- b7 i- w: O. I: M/ \一層一層往上做,所以越到後面越不平整,雖然有平坦化的動作去做硏
磨,但因為不能磨太薄,怕傷到LAYER間的絕緣,所以它不是完全的平坦
4 x- a) t$ B4 v# o, s; @# |# E& I# @METAL是在不平坦的地方上做的,所以做出來是不規則的幾何圖形,對
( t8 [7 X8 t' P% U電路是不太好的.

ychchip

yes, CMP is not process perfectly all roughly surface. So, poly density and metal density must take care after new CMOS techniques.

minzyyl

原帖由 HanGu 於 2009-7-16 10:05 PM 發表
5 w# @& A) c/ T# Y6 q- Umos device gate 上走金屬至少會有兩個缺點：
- f2 a7 y+ n' G' y, U; t. @1.影響 mos 的 Vt。根據相關資料，metal 從mos device 上走的話會影響 gate oxide的表面電荷
  從而影響 Vth。metal 1 影響最大，metal 的層數越大，影響越小。
2.Cr ...

頂, 覺得應該是這麽回事了.
! P/ l8 F! g: o
Vt的定義好像就是溝道電荷的數量和gate上面的感應電荷相等的時候的gate電壓,gate上的金屬肯定影響gate上的感應電荷，所以進而影響Vt,影響管子電流

semico_ljj

建议即使跨也不要用M1，M2最好也不要！M3以上 可以考虑适当用！当然不跨是最好的！

lethalkiss1

如果gate上的走线就是gate 本身的信号线，有影响吗？
: D, u2 R" J. j1 _
5 y7 q* U+ |3 O1 R5 V( k% i) _如果是要match的mos管， 每个mos的gate都用metal1 覆盖在gate上走线， 有影响吗

minzyyl

原帖由 lethalkiss1 於 2009-7-27 10:59 PM 發表
* ]5 w) G2 J) G& x, V. D如果gate上的走线就是gate 本身的信号线，有影响吗？ 从影响Vt上来看也是有影响的
9 O' u$ t; W9 n# p* \
% c* A* q1 S3 F$ y3 Q4 w* O5 X如果是要match的mos管， 每个mos的gate都用metal1 覆盖在gate上走线， 有影响吗

不推荐


6 y* C) Z3 O5 R
                                                                       ？

minzyyl

原帖由 HanGu 於 2009-7-16 10:05 PM 發表
mos device gate 上走金屬至少會有兩個缺點：
1.影響 mos 的 Vt。根據相關資料，metal 從mos device 上走的話會影響 gate oxide的表面電荷
" w+ E- ^! t  d( @1 S/ o$ u/ l  從而影響 Vth。metal 1 影響最大，metal 的層數越大，影響越小。
2.Cr ...

另外有個問題： 一般信號綫都不推薦cross gate, 但同條件下很多卻應許電源綫cross gate, 請問這個如何考量?

minijasmine

对噪声不敏感的电路ＭＯＳ上可以走线的，可以省很多面积的呢！可以通过后仿考量Cross-talk的影响

nebula0911

如果有機會的話,用nand2(基本邏輯閘)去跑一次lpe,會發現所萃取出的寄生電阻/電容之多(寫的越詳細所萃取的就越多),所以RD基於將問題單純化,不再增加模擬電路時不確定的因素,所以會要求layout盡可能不再mos上跨線.
就個人來説,唯一有可能跨線的mos是mos電容,但也會在mos上先加上metal1作為隔離,再用metal3以上的metal去作跨線.這樣可能還是會有影響,但是將影響大部份轉移至電源/接地,應該是會對mos本身的影響減少許多.這只是我個人的作法,希望能有幫到你.

cas

on-cross metal may cause unpredictable noise to underlaying mos in analog circuit