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我在layout培訓課程授課內容會提到& q) y. E: a8 ~: E: D2 G, O' o6 g p
$ ]! m9 O: ~( h/ r: k& ~3 M4 o驗證DRC,LVS,ERC等等,不可以輕易的作option mode changed.! m$ q9 J: f( Z" B3 d" ]% N( H. `
除非你是非常清楚option mode changed 對電路與晶片的影響。
3 B. v6 C. z' }9 m否則只是為了pass DRC,LVS,ERC check 就擅自修改option code,很可能會帶來嚴重性的良率問題甚至引起noise and latch-up或是failed; l4 {" u( v7 b3 C& i
特別是和電氣特性有關的ERC,layout的幾何圖形是一種電學的呈現,端點電位飄移就會嚴重影響電路模擬的正確性。如body-effect, Vth 飄移, switch point....... Q0 U; O* e. n
+ w+ l% ~# Y" l佈局工程師必須要解製程技術與電路設計原理,然後再多了解驗證工具的command file使用指令與寫法,才能做出決定。再未充實能力或是沒有把握,請向主管回報,由主管決定。 |
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