跑LVS如何忽略dummy

w765432001

目前是用cadence來跑DRC、LVS等模擬，
& O. n! V" Z/ ^% h; J而最近使用新版本的rule與新版的calibre，
8 T9 L8 u( X. \原本畫的dummy(如附圖)
在mos旁加上同樣的poly dummy，
' X. t, P" T" \卻會被判斷成元件，
: K$ |# k% r/ d1 s1 R6 K. D而爬文後了解可以從lvs option中設定或是在電路中加入dummy等等的方法，

( z5 K3 h2 }; v, b想請問若是要在lvs option中設定，
9 c+ a- N1 \( C5 U1 k& s& g是需要設定哪些選項，
! l' ^8 n  |# d) P$ h. t+ V
懇請賜教，謝謝。
: e! ~; H) H  I

clarkhuang

應該是要去了解 COMM. FILE 如何定義DUMMY  

照他的方式畫 就好了

w765432001

剛剛從lvs option中設定filter
) m* u2 A1 P. E. W' |; Z% C
; V/ x! H2 x9 r0 j; E. n0 X0 B後來跑lvs驗證無誤，

暫時ok了，

; ~+ |9 X$ a8 d5 P& _3 p感謝大家提供的意見，

& d) l1 ~. I7 h4 }  X昨天有請教dummy的畫法，

不過要符合rule似乎要把poly dummy也要接到節點去，

: b1 E) L1 Y2 ?! M感覺似乎會很複雜，這我還有待考量。

. ?1 n, c7 P; a4 @" `而目前從filter設定忽略dummy這方法是可行的，

我是設定如附圖，如果有相同問題的可以試試看。
6 x9 b4 Z3 C" \* E1 t( }3 O
如有任何意見也可以跟我討論~~
4 d4 L: V# h+ M& A" `0 }( B
2 Y, H5 D3 I  H7 U) M

hyseresis

如果電路上允許,也可以把G,D,S都街接成一個節點...
: n& H" L5 l# o$ R" ?這樣就會辨識成一個節點,
" t. u0 l- h! ?$ w) y* k如版主的layout 圖,dummy沒有contact的那一邊可以打上contact跟dummy的G跟share的那一邊接一起,當作一個節點...

pph_cq

虽然lvs是ok了，但事实上dummy的地方确实会有元件的存在，会不会有不良的影响？我还是比较赞成4#的做法。

[ 本帖最後由 pph_cq 於 2009-8-6 11:57 AM 編輯 ]

clarkhuang

我覺得還是用比較正統的作法比較好  
7 @% D$ l( O1 W  r& y; r
( `5 m* Z2 U7 Y+ j) D- e. s$ ]. M1 `不過我門公司 是用跟4樓的大大作法相同
! {4 S% Y) m# J9 y: S
, I8 ~: ~; h/ O% S( r/ d# a$ Y2 {忽略的話可能會有其他不確定因素的存在

cas

good.....but floating drain.source is unpredictable point in circuit

fuzzyer

SDG 都接相同POWEＲ 即可!!!!!!!!!!!!!!

gcd68388

它每一層有面積的限制,所以必須遵照他的限制，不然會一直出現面積的問題,DRC LVS就不會過。

fabc

还是要求designer把有的dummy器件加上，这样存在的寄生效应也能仿仿，另外将来debug也能发现这边有个dummy  device,省得到处找器件。

jkchien

我在layout培訓課程授課內容會提到
, M, T% Y1 \5 r1 R6 W; D8 K
7 K0 E$ Q/ X$ j3 Q$ c! J$ ~1 C9 c驗證DRC,LVS,ERC等等，不可以輕易的作option mode changed.
$ t$ d% y$ B+ H# p- L9 U6 _3 ^除非你是非常清楚option mode changed 對電路與晶片的影響。
( F/ d, v' Z) d5 J0 t3 P  H否則只是為了pass DRC,LVS,ERC check 就擅自修改option code，很可能會帶來嚴重性的良率問題甚至引起noise and latch-up或是failed
; L$ J7 A4 _8 I& B4 y# J+ u" f特別是和電氣特性有關的ERC，layout的幾何圖形是一種電學的呈現，端點電位飄移就會嚴重影響電路模擬的正確性。如body-effect, Vth 飄移, switch point.......
/ Z" \0 g1 l6 E
佈局工程師必須要解製程技術與電路設計原理，然後再多了解驗證工具的command file使用指令與寫法，才能做出決定。再未充實能力或是沒有把握，請向主管回報，由主管決定。

dysyase

認同樓上的~不要亂改的好~~LVS只是用PC去做CHECK~不能為了~PASS去做~要合乎~LAYOUT~規則~

zhifj86

楼主dummy应该将gsd三端连在一起的~

juro0827

新手來聽大家的意見~
(努力筆記)

winch0502

來吸收知識的~謝謝分享 感恩

yuany

为什么有这样的dummy管的啊???

shmiyi

請RD在電路上加上DUMMY的部分
( _* @* s' [8 ^+ u一來可以讓RD決定電位(LAYOUT只要盡到完全告知)
二來有漏電也才知
三來保護自己         
四來出包不會黑
+ e; V: V$ h/ v+ a! `五來日子好過點
六來有這麼多好處,還不去加

xuguishuang

dummy mos一般应将mos三端short接在电位上

A52030999

完全同意17樓大大的說法~~~
; D/ R8 B* |9 o; P各人造孽各人擔~不要輕易冒風險

semico_ljj

S,D,G,B都接在一起就好了！