|
我在layout培訓課程授課內容會提到1 t1 w% [/ ]6 n A1 Z
0 d5 E3 w, r6 X7 I2 h
驗證DRC,LVS,ERC等等,不可以輕易的作option mode changed., ^$ N, B$ R2 {3 I& ^: J \
除非你是非常清楚option mode changed 對電路與晶片的影響。# J* M% l6 B' g. B( q& c% b3 K4 Z, x, ~
否則只是為了pass DRC,LVS,ERC check 就擅自修改option code,很可能會帶來嚴重性的良率問題甚至引起noise and latch-up或是failed
6 G5 ?% S1 {9 i特別是和電氣特性有關的ERC,layout的幾何圖形是一種電學的呈現,端點電位飄移就會嚴重影響電路模擬的正確性。如body-effect, Vth 飄移, switch point.......
( ~8 a5 V6 P4 K* o
$ k: e6 E( F* W+ }0 q1 O( f佈局工程師必須要解製程技術與電路設計原理,然後再多了解驗證工具的command file使用指令與寫法,才能做出決定。再未充實能力或是沒有把握,請向主管回報,由主管決定。 |
|