SDRAM Controller的問題

ian77316

我是一位剛寫verilog的新手，這個暑假我的老師丟給我了一個SDRAM的datesheet
他要我寫出SDRAM Controller
但是我在書本上學的並沒有這種時序例子  頂多就是語法跟一些邏輯的example
我大概知道要以一個finite state machtine出發  根據波形的H ,L給他1或0
但是對整個大架構不熟析  導致遲遲下不了手
不知道板上的各位高手是否能指點一下我該從何著手起
1 }. ~% i7 _& [2 q或是還有哪裡有這種教學
. X: Z5 z' I" w! l- A: T9 ]) d
- V: n  t0 `# I$ L6 y我現在是打算以最簡單的模式出發
8 S: a0 X( k2 {, p- q+ B! F9 i. R5 A: P
單筆的讀 寫 的功能
懇請板上的高手指導一下

henry90176

恩~這個我也想知道!!麻煩其他前輩回答一下了!!!

jerryyao

到open core去找答案，你可以不做任何事就可以交差了。

ian77316

謝謝樓上的幫忙 我最近把datasheet看熟之後好像比較沒問題了

不過還是要多看看別人的想法跟作法 才會更進步
謝謝jerryyao了

tommywgt

建議
1. 先從signal bank R/W下手
( y  V! s# G! C6 G$ d/ {2. R, W不要同時操作
3. 固定的burst length
0 C7 ]) D6 u9 ]7 H8 N# H) W+ X9 J4. reset後一定要做MRS設定

# f& [% D* F' \2 w/ C8 s: d5 L我想這應是把規格降到最低了, 做的出來再加功能.

ian77316

嗯嗯  謝謝tommywgt大
9 ?& I0 x* p5 S! @3 g' v
. c0 s6 b* N) D0 q3 C0 M2 |我目前是先把FSM畫出來  然後朝著最低規格開始寫
- j% V1 g; Z0 [7 l在 R 跟 W 方面是目前最大的課題
5 v1 r& ]" p% P不過我想如果能先克服 後面的功能慢慢加應該不是什麼問題
4 g- R- O1 B' L' o
7 E2 ^- w3 c0 {. ~- O- o真的很謝謝tommywgt大的指導

shintom

多搜尋一下相關的code吧
6 r' t* f$ N. X) t  q相信網路上很多資料 只是你沒用心去找