Design compiler TSMC .18合成的問題

squirrel316

最近在跑合成時
. q4 {1 W4 l  f& a- v4 H$ ^$ z0 d發現到DFF用negedge trigger會有問題
如下面所寫的code
module DFF (H,clk,reset,H_new);
input H,clk,reset;
output H_new;
reg H_new;

4 t9 I+ V0 L8 w, [% k' o6 yalways @ (negedge clk or negedge reset)
+ b4 P" V& j" L% k4 xbegin
  if (reset==1'b0)
0 `8 {( ~5 z4 g5 J3 |! n    H_new<=1'b1;
  else
( o8 g- W& e2 G4 d0 h4 O/ d  H    H_new<=H;
& q. ^1 ]% ?" }$ f: L/ D- Fend
endmodule
5 L- o8 S) L' s
我發現到合成出來的檔案
- ]4 t8 s7 A( R除了flip-flop外 還會加入一堆DLY4X1的硬體
如果是用posedge clk的話 合出來是正常的

就算我新生一個clk_bar把clk反向
: X" k; \5 X$ ?* B$ G並將clk_bar改成posedge trigger
合出來的硬體還是會像原先用negedge clk一樣會多了一些DLY4X1的硬體
由於我需要negedge trigger的function
) }0 P- q* D' Q6 Q4 r+ c' K但在合成時卻無法正確合出來
請問該問題該如何解決
謝謝

michael6172

一般正常都是用 posedge clk去驅動吧，你可以改用negedge 的cell library去合看看，negedge 的cell library請洽給你cell library的人

tommywgt

DLYx4我覺得是為了修正setup time violation的問題, 不見得是negtive trigger的問題, 但是確實有可能是使用negtive trigger所造成的