Delta Sigma 問題

kuohsi

最近設計2-nd order Delta-Sigma ADC,已經Hspice階段，
但是最後FFT結果卻不如預期，noise floor很高，
7 r* ?5 ^1 J# x8 fBehavior model 可達到130dB
請問有什麼建議嗎?
9 B# I/ W/ v, W: Y8 I" H# R; Z: ~(OPA gain = 70dB, OSR=2048, BW=50Hz)
: @4 b+ U- _% ^: G
[ 本帖最後由 kuohsi 於 2009-6-10 10:21 AM 編輯 ]

kokokiki

請問你的delta sigma是類比or數位端,
ADC or DAC or digital delta sigma
若為類比,且為不連續,應該無法使用hspice算出noise floor,
$ k& M0 w4 B6 M! Z+ I若是數位輸出端,可以使用數位輸出來算.

kuohsi

我的是ADC modulator直接輸出, 也就是比較器的輸出直接做FFT
所以不知kokokiki大您說的這樣是類比還是數位輸出?
另外，noise floor 是我直接目測估算的。

kokokiki

sorry!,
- B: U2 c% r$ D) u你的結果應該數位輸出端的結果,
要利用noise cascade的公式算analog前端有供獻多少noise,但你的simulation op-gain-70dB 得-106dB看起來是不合理,
實際上可能更差,用hspice做simulation不可能將元件的noise計算進去,看起來你的simulation的結果只有opa的好壞影響結果.
+ N% j) A4 U, p8 J. D如果改善opa應該可逼進其理想的結果,但其元件的noise並沒有計算進入,會導致其結果會非常的差,所以delta-sigma的每級的gain-plan關係到noise-plan,所以在整個理論設計就要實際去考量device-noise的存在.

kuohsi

謝謝kokokiki大：
0 U2 o  R, @8 ~, Q) C& r另外問一下switched-capacitor電路，
, C( w; y# X5 n* o. s要如何改善charge injection, clock feed-through等問題，
2 m9 v( D: Y) [( l5 c% f$ B$ t5 E書上只寫用non-overlap的clock改善，
9 R7 p: w3 M1 `0 o8 |  C, F但還有其他方法嗎?

lynker

差分結構會改善charge injection，clock feed-through
) l: ~1 v/ Q3 A% L- G4 Z; V; P* k再就是下極板採樣+non-overlap clock
- K8 b4 ?( n) x& x$ j+ d6 E1 E* e. D另外注意採樣電容所帶來的熱雜訊
若是用作電能計量應注意1/f雜訊的抑制

kokokiki

使用full-differential的架構並注意layout的對稱,將switch的ron及雜散電容調小及加dummy mos,可以改善charge injection,
2 ~/ x/ Y+ p$ E& Y& \+ o* i8 l. Eclock feed-through可以使用non-overlap的clock改善或2-phase clok也可改善.

kuohsi

請問kokokiki ,將switch的ron及雜散電容調小
是加大開關的寬度嗎?
+ A& \% O1 }( Z* ~可是WIDTH加大ron降低，但是雜散電容要如何降低?
感謝

kokokiki

對Y,mos W上升,雜散電容也上升,但是有方法,那就是要你看對mos基礎的了解,
2 s; y: U* }& R7 f' ]. X8 m解法有很多....

chungming

hspice transient analysis 無法將noise加入考量
hspice 的.noise analysis也沒辦法做有switch period的分析 (況且很多fundry 並未將noise parameter 'AF & KF' 加入model card 中)
/ J7 P% Q0 D' ^5 M  v除非使用cadence spectreRF 的PSS + PAD analysis 那又是很麻煩的事了....
, u% Z0 G6 m) v) q- P7 Q% O& X8 U通常分析noise方式都是大致用input的cap 去計算thermal noise ~  KT/C  
charge injection是用nonoverlap 去解決阿.  有什麼問題嗎?還是你感覺這方式有缺陷嗎?
& K# a' V: T, `4 a! R3 e
  ?5 u# x3 |5 fnoise floor 計算可以用你的數位訊號取psd  再積分頻率範圍得到power值  取10log才是你真正的noise floor值
% v' o  L, U# Q' Q" p當然還要注意psd是single side band還是double side band,  spectre 是double side band 所以積分完的power還要多乘2
4 X. y! r$ @4 x2 N8 z/ }, o算psd也是有技巧的,http://www.scribd.com/doc/2414951/ADC-Testing-Methods
以前碩班有用過,有無遵循訊號和clock間的規則會導致結果好壞差相當多
) M7 H4 a1 X9 v) d不過看你的noise floor並不會很差阿.......我以前做的2階也跟你差不多勒.......
6 o2 U( k/ @7 T; E. b- r
+ g# I  L1 W* G5 \2 d9 ]! A! o9 Ftransient 鎖模擬出的noise floor會高 主要原因是在各級sampling integrator的settling behavior上
舉例來說你要sampling的訊號是否在sampling clock結束前就setting好, 這和op的unit gain bandwidth有關.
hold clock是否是你要的電壓值, 這和op的gain有關, op的output swing有無nonlinearity 等等 ....這方面有很多paper可以參考囉.
介紹你一個相當不錯的工具:
& d2 t, y( r' }9 ]# Jhttp://www.mathworks.com/matlabcentral/fileexchange/7589
1 D7 w' y: O8 R) E+ t  W/ z
0 Z, N5 |1 m% f# [' C" n, z8 x; F不錯的書:
http://www.amazon.com/Low-Voltag ... ref=pd_bxgy_b_img_a
http://www.amazon.com/Delta-Sigm ... ref=pd_bxgy_b_img_a
http://www.amazon.com/High-Perfo ... ref=ntt_at_ep_dpi_1

kuohsi

感謝各位高手的回答，感激不盡
6 ?: g6 R9 ?1 K5 q& G" ~& I+ C5 K
想再問一個問題，
為何我輸入交流信號給delta-sigma ADC
4 t+ Q/ K/ \& M5 ?; F! V8 }看頻譜時諧波(HD3)很大，
6 e+ c+ f0 A3 W是因為OPA non-liearity的關係嗎?

cking0720

原PO的圖，正確嗎?
我會提這個問題是因為:
你的bandwidth 50 Hz
$ S. p1 J/ ~, ~$ E+ ?9 K) a  a請問你下.tran 跑多久?  這模擬應該會跑很久，而且檔案會很大唷
& `) k' v6 l2 G! r& {) t由你的圖看起來沒有noise shaping
1 l9 Z6 P- q8 h
然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?
+ e/ t) Q# e2 s" b還是說 那是FFT造成的，  如果那不是訊號， 看noise 並沒有意義


這是我淺見~剛好最近也在STUDY這

chungming

看頻譜時諧波(HD3)很大
是因為OPA non-liearity的關係嗎?
, Q) Q( B0 G. R    有可能吧 ~ !
/ J) X$ S" G% e4 ]6 b2 \
由你的圖看起來沒有noise shaping
    應該是看的頻寬不夠吧, 不是log scale喔

! V% ~& K) v% u: g: M然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?
0 ~9 H8 r9 Q7 o  _2 p6 u: G% ~  {還是說 那是FFT造成的，  如果那不是訊號， 看noise 並沒有意義
0 @7 f7 K: _& p/ J8 g! H    低頻有可能是DC的平均訊號,傅立葉展開不是都有各DC項嗎?
    我也認同大大說的,沒有訊號只看noise是沒意義的,因為又看不到SNR or SNDR

kuohsi

各位高手好，我的輸入是DC值，使用的window=black時，表現的信號有3點，
3 z/ X6 v8 Q5 ]  {( S7 R. e1 ]所以10HZ附近(前3點)為信號頻率，
' K2 E/ n* M# |# L  K這個圖有noise shapping，我的fs=200kHz, BW=50Hz
所以我把範圍拉到幾百Hz, 導致看起來好像沒有noise shapping！
+ L9 z2 `& W  `9 w1 K' |
最近大概知道問題點，但還是不能很肯定，
應該是switched-capacitor電路的開關大小的問題，
我把開關大小調小降低charge injection,效果有好一點，但還是不夠，
0 Y' b! L+ t' m% z請問大家SC電路的開關，設計時有什麼需要注意的嗎?