Delta Sigma 問題

kuohsi

最近設計2-nd order Delta-Sigma ADC,已經Hspice階段，
但是最後FFT結果卻不如預期，noise floor很高，
Behavior model 可達到130dB
, X& S0 b1 N$ p/ B4 P3 e" l" H請問有什麼建議嗎?
2 |# }0 w! j- M(OPA gain = 70dB, OSR=2048, BW=50Hz)
8 a% ^" m4 ?' d4 p
[ 本帖最後由 kuohsi 於 2009-6-10 10:21 AM 編輯 ]

kokokiki

請問你的delta sigma是類比or數位端,
- r; E1 F; x8 `, M% ?, @; ^ADC or DAC or digital delta sigma
1 {/ |' p( \- e+ }, T6 K若為類比,且為不連續,應該無法使用hspice算出noise floor,
若是數位輸出端,可以使用數位輸出來算.

kuohsi

我的是ADC modulator直接輸出, 也就是比較器的輸出直接做FFT
所以不知kokokiki大您說的這樣是類比還是數位輸出?
另外，noise floor 是我直接目測估算的。

kokokiki

sorry!,
你的結果應該數位輸出端的結果,
要利用noise cascade的公式算analog前端有供獻多少noise,但你的simulation op-gain-70dB 得-106dB看起來是不合理,
% B3 O5 E7 x7 ]! O. Q( r實際上可能更差,用hspice做simulation不可能將元件的noise計算進去,看起來你的simulation的結果只有opa的好壞影響結果.
& o  J0 V' ?5 L0 b- f, t) N如果改善opa應該可逼進其理想的結果,但其元件的noise並沒有計算進入,會導致其結果會非常的差,所以delta-sigma的每級的gain-plan關係到noise-plan,所以在整個理論設計就要實際去考量device-noise的存在.

kuohsi

謝謝kokokiki大：
5 I, M- k3 W# L, v1 T另外問一下switched-capacitor電路，
+ Q! H6 ]. v6 \6 o6 w" Z9 D要如何改善charge injection, clock feed-through等問題，
書上只寫用non-overlap的clock改善，
但還有其他方法嗎?

lynker

差分結構會改善charge injection，clock feed-through
再就是下極板採樣+non-overlap clock
8 `3 |' p7 e2 I! R另外注意採樣電容所帶來的熱雜訊
若是用作電能計量應注意1/f雜訊的抑制

kokokiki

使用full-differential的架構並注意layout的對稱,將switch的ron及雜散電容調小及加dummy mos,可以改善charge injection,
clock feed-through可以使用non-overlap的clock改善或2-phase clok也可改善.

kuohsi

請問kokokiki ,將switch的ron及雜散電容調小
4 R4 N0 u5 v. \' n0 ^! f是加大開關的寬度嗎?
可是WIDTH加大ron降低，但是雜散電容要如何降低?
: P/ D/ d$ w6 g2 o: m2 m感謝

kokokiki

對Y,mos W上升,雜散電容也上升,但是有方法,那就是要你看對mos基礎的了解,
解法有很多....

chungming

hspice transient analysis 無法將noise加入考量
hspice 的.noise analysis也沒辦法做有switch period的分析 (況且很多fundry 並未將noise parameter 'AF & KF' 加入model card 中)
除非使用cadence spectreRF 的PSS + PAD analysis 那又是很麻煩的事了....
通常分析noise方式都是大致用input的cap 去計算thermal noise ~  KT/C  
charge injection是用nonoverlap 去解決阿.  有什麼問題嗎?還是你感覺這方式有缺陷嗎?

) s8 H6 E) n& A4 X  X5 c# [noise floor 計算可以用你的數位訊號取psd  再積分頻率範圍得到power值  取10log才是你真正的noise floor值
1 V8 L; h' ]  g8 K1 e當然還要注意psd是single side band還是double side band,  spectre 是double side band 所以積分完的power還要多乘2
算psd也是有技巧的,http://www.scribd.com/doc/2414951/ADC-Testing-Methods
以前碩班有用過,有無遵循訊號和clock間的規則會導致結果好壞差相當多
不過看你的noise floor並不會很差阿.......我以前做的2階也跟你差不多勒.......
  U" i# b% K6 G  q- m( @5 W$ ], N
+ ]# r, x0 m  A0 q; h) A: F2 ktransient 鎖模擬出的noise floor會高 主要原因是在各級sampling integrator的settling behavior上
+ y% K! O1 ]2 l  W- p舉例來說你要sampling的訊號是否在sampling clock結束前就setting好, 這和op的unit gain bandwidth有關.
hold clock是否是你要的電壓值, 這和op的gain有關, op的output swing有無nonlinearity 等等 ....這方面有很多paper可以參考囉.
4 p$ M# {  U: J介紹你一個相當不錯的工具:
http://www.mathworks.com/matlabcentral/fileexchange/7589
9 O$ j  j$ n+ z& u
不錯的書:
http://www.amazon.com/Low-Voltag ... ref=pd_bxgy_b_img_a
: O; _2 v9 i/ whttp://www.amazon.com/Delta-Sigm ... ref=pd_bxgy_b_img_a
http://www.amazon.com/High-Perfo ... ref=ntt_at_ep_dpi_1

kuohsi

感謝各位高手的回答，感激不盡

想再問一個問題，
為何我輸入交流信號給delta-sigma ADC
' ~0 Z2 H' e% j  g* N, t7 g3 B看頻譜時諧波(HD3)很大，
/ p' M2 M. h' z+ R# ^3 E6 N是因為OPA non-liearity的關係嗎?

cking0720

原PO的圖，正確嗎?
' A4 R& y) W& ?# K. {- ]6 \我會提這個問題是因為:
你的bandwidth 50 Hz
請問你下.tran 跑多久?  這模擬應該會跑很久，而且檔案會很大唷
* c2 G4 c% r2 y5 k( c- q由你的圖看起來沒有noise shaping

! p2 `4 }2 Y: O4 v" v2 f8 ~0 B  r3 Y然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?
還是說 那是FFT造成的，  如果那不是訊號， 看noise 並沒有意義
6 ~7 x; V+ X) y
+ L# h0 f9 K- f2 ~! H% L0 t- [
$ B# y! ]/ N! b% Y1 U7 J這是我淺見~剛好最近也在STUDY這

chungming

看頻譜時諧波(HD3)很大
是因為OPA non-liearity的關係嗎?
    有可能吧 ~ !

由你的圖看起來沒有noise shaping
    應該是看的頻寬不夠吧, 不是log scale喔

& ~: [7 Y& j' ^1 I" e' j然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?
還是說 那是FFT造成的，  如果那不是訊號， 看noise 並沒有意義
0 ~% d9 U2 ?9 J. c% l    低頻有可能是DC的平均訊號,傅立葉展開不是都有各DC項嗎?
    我也認同大大說的,沒有訊號只看noise是沒意義的,因為又看不到SNR or SNDR

kuohsi

各位高手好，我的輸入是DC值，使用的window=black時，表現的信號有3點，
: J+ o7 L$ v8 L( \! |3 V- `% l3 X2 k5 ^所以10HZ附近(前3點)為信號頻率，
這個圖有noise shapping，我的fs=200kHz, BW=50Hz
4 ?0 K3 i7 j( a  T- F所以我把範圍拉到幾百Hz, 導致看起來好像沒有noise shapping！

最近大概知道問題點，但還是不能很肯定，
* T4 ^; [7 v( i# g  Q! u& j' ?8 o應該是switched-capacitor電路的開關大小的問題，
我把開關大小調小降低charge injection,效果有好一點，但還是不夠，
. N- W0 c- A$ X& J4 @5 o請問大家SC電路的開關，設計時有什麼需要注意的嗎?