Fold cascode OPA設計問題

jerryyao

各位好：
  我想從數位領域轉往類比領域，所以我練習了這一個fold cascode OPA(圖一)，我有看過
此網站的有關fold cascode OPA的討論，聽從建議我先設計bias電路（圖二），有了bias
電路後，我想因為此bias電路也是cascode架構，所以OPA電路的cascode架構中的mos w/l比
8 T7 H+ U$ a3 c$ }0 p0 }應該要跟cascode架構的mos w/l比相同，如此偏壓才會使所有的mos都在飽和區，請問我的想
: E- T' [$ t% ~. [, n法是對的嗎？
還是bias電路負責產生電壓，OPA中cascode架構的mos w/l可以另外設定，只要bias電路
3 V5 y: ~8 @/ C, m6 R; ]- ]9 t' q產生的電壓能使OPA中的cascode中mos都在飽和區就好？
2 K* g" z: E9 y
7 g, P  c; W% p1 R8 W$ b1 i此外從佈局觀點來說，bias和OPA的cascode中對應的MOS是否要一起做同中心(common-centroid)佈局？
(對應例子：OPA的P0,p2對應bias的p0,p3)
還bias的p0,p3做同中心佈局，而OPA的P0,p2另外做同中心佈局?
謝謝
6 j8 b2 h( P- @4 t  H
[ 本帖最後由 jerryyao 於 2009-5-22 11:26 AM 編輯 ]

freemystyle

尺寸的設計上似乎有問題，folded cascode N1 N3應該要提供給folded 負載跟diff pair電流，尺寸卻不夠大，建議版主再仔細看清楚設計的方式跟電流的分布，allen應該有教要從哪一些mos開始設計之類的

simonblue

回復 6# jerryyao
3 b3 K: O3 B5 f3 y
首先你要瞭解為什麼要做差動型的放大器？就是因為差動放大器可以消除共模雜訊，所謂的CMRR=Adiff/Acm，當然是愈高愈好囉，代表你的電路受雜訊影響愈小。
  |# w+ w& ^9 V0 z; A  E所以如果你測到的CMRR不夠高，甚至是負的。你覺得這個電路正常嗎？所以建議你再檢查一下netist。

jerryyao

原帖由 li202 於 2009-6-5 08:34 PM 發表
3 v$ @) q" {" R' C+ }% V$ `反向放大的Vin與Vout相位也不對~~~~

% t  e+ X+ }# L. o! s你的偏壓電流不足以提供電阻的電流
  ?* ?8 W6 P: J. u1.65v/10k=165uA>>10uA
只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係
2 D& h" L9 I/ y4 }8 ?+ H8 G+ `
0 b* h* s7 C: Z  s, k  \7 n7 f( u不知道你的CMRR是怎麼取出來的
& N* k2 d$ @8 @3 w; C* W可以將BIAS的電 ...

$ A* @2 v$ c  b" h, G
! E) m1 A, F+ d# F& d9 R終於有人回了，謝謝我知到了，我會試一下，下面是我的spice deck for CMRR:
.param vdd_p=3.3
vdd avdd 0 vdd_p
4 }0 |2 {0 V7 Tvss avss  0 0
" q* q7 _! e. b7 Z" c2 ]VM VM VP dc 0v
! s% p1 g& ?; ]4 j+ ?# xVP VP avss dc 1.65v ac 1v
* instance of top module                                                      *

x1 OUT VM VP OPA
& ?" N6 U( [" g9 p; F& ?
* Sweep & Analysis                                                      *
. X: |8 U) F; K9 R5 ?$ {4 a( M.op
.ac dec 100 10 1000meg
: b% {& f, p8 c$ P' x. T% q2 [.probe ac cmrr=vdb(OUT)
相同的碼跑出一個整一個負得cmrr，我後來有用allen的方法（圖一）跑出來的CMRR還是負的，請問CMRR是負的對嗎？

li202

反向放大的Vin與Vout相位也不對~~~~
  z0 N9 [3 h5 u+ d( u0 l
你的偏壓電流不足以提供電阻的電流
; v" l3 f! e8 C1 t& K1.65v/10k=165uA>>10uA
$ f* t6 w! j* `7 q只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係

1 U& e0 G" o! b8 ^% w" C+ l* o不知道你的CMRR是怎麼取出來的
可以將BIAS的電壓取固定值跑CMRR

jerryyao

關於current mirror是在PMOS還是在NMOS處有人回答我是沒錯啦，只是大家比較習慣在PMOS處。我跑了模擬好像都可以，只是不明白為何current mirror在PMOS處的CMRR是負的，如圖一，如果current mirror在NMOS處的CMRR是正的，如圖一上下相反的波形。
0 E# p. x: R& ?1 k+ o5 t) G1 M
此外我將此OPA接成反向大器，圖二，其中:
rf : 10K
rs : 10k
vin : sin(1.65v 1.65 50k)
7 I" }1 j  E, l0 |; s6 g; svp : 1.65
* L; V7 G/ \" L* _模擬結果如圖三，請問為何vin在1.65v附近時vout會出現怪波形？
PS : OPA的尾電流為20uA，而OPA cascode的電流都為10uA
  新電路如圖四
8 F5 \* a6 Y8 }; e7 c謝謝

[ 本帖最後由 jerryyao 於 2009-5-25 10:39 AM 編輯 ]

jerryyao

For  seanyang1337,
謝謝。
; H; M' W; i4 q  I$ NSTART-UP 電路我會加，因目前我的重心的OPA本體，等到完成後再加。
其他的部份確實有問題，我會修改。

" ~& K7 E  V9 k3 m9 Z( p不過電路是不是錯了，OPA cascode電路的current mirror是不是要在PMOS那邊，而不是在NMOS那邊?
我有比較我手中的類比IC設計的書，allen和zaravi的書都是在PMOS端，只有
baker的CMOS curcuit design,layout and simulation是在NMOS端，是baker錯了，還是都可以？
謝謝

seanyang1337

Dear jerryyao,
0 H# @! e- o9 k1 i/ A0 D1 i. ^0 O建議BIAS電路跟OPAMP 各自作MATCHING。
8 y' F( g8 r$ B# C; c  j$ W再來，BIAS電壓只要能使的MOS能在你要的條件下(VDD，CURRENT，TEMP，PROCESS)都在SAT區就可以啦。
- k. L' o: O6 q) D8 g最後，電路的P4在我看來是可以省，P6&P7不對稱，N1&N3 SIZE 太小，BIAS電路要做START-UP 電路，
最最最~~~後，check DC bias voltage.