Fold cascode OPA設計問題

jerryyao

各位好：
6 E; ]/ \! ?( F1 b* ]2 @4 a  我想從數位領域轉往類比領域，所以我練習了這一個fold cascode OPA(圖一)，我有看過
9 Z# d, H) @& C' S此網站的有關fold cascode OPA的討論，聽從建議我先設計bias電路（圖二），有了bias
2 Y! p: w5 ^, ]7 M* W電路後，我想因為此bias電路也是cascode架構，所以OPA電路的cascode架構中的mos w/l比
+ m; a2 N2 I% e7 G+ ?. v8 G- E$ o應該要跟cascode架構的mos w/l比相同，如此偏壓才會使所有的mos都在飽和區，請問我的想
法是對的嗎？
: E! e9 y) x1 @$ }8 G還是bias電路負責產生電壓，OPA中cascode架構的mos w/l可以另外設定，只要bias電路
產生的電壓能使OPA中的cascode中mos都在飽和區就好？

) s' i9 j( }7 n& c- h# \% Q5 x0 B此外從佈局觀點來說，bias和OPA的cascode中對應的MOS是否要一起做同中心(common-centroid)佈局？
) P8 f. X: }+ H( `, {9 L(對應例子：OPA的P0,p2對應bias的p0,p3)
還bias的p0,p3做同中心佈局，而OPA的P0,p2另外做同中心佈局?
' A5 }' n% p+ C: H% _. i- [謝謝

: U) k& n; K/ q[ 本帖最後由 jerryyao 於 2009-5-22 11:26 AM 編輯 ]

seanyang1337

Dear jerryyao,
建議BIAS電路跟OPAMP 各自作MATCHING。
再來，BIAS電壓只要能使的MOS能在你要的條件下(VDD，CURRENT，TEMP，PROCESS)都在SAT區就可以啦。
" i" E) k8 {9 F/ R最後，電路的P4在我看來是可以省，P6&P7不對稱，N1&N3 SIZE 太小，BIAS電路要做START-UP 電路，
最最最~~~後，check DC bias voltage.

jerryyao

For  seanyang1337,
- v6 g3 J6 T$ l3 U+ z# G- t/ L謝謝。
4 t3 t5 R; G" X0 K/ N2 _/ `START-UP 電路我會加，因目前我的重心的OPA本體，等到完成後再加。
- m6 ?6 ]1 V* b9 U其他的部份確實有問題，我會修改。

不過電路是不是錯了，OPA cascode電路的current mirror是不是要在PMOS那邊，而不是在NMOS那邊?
9 o0 I$ F6 V& b: n我有比較我手中的類比IC設計的書，allen和zaravi的書都是在PMOS端，只有
baker的CMOS curcuit design,layout and simulation是在NMOS端，是baker錯了，還是都可以？
  k+ l& o" m5 f. J, @6 E2 x, |1 X謝謝

jerryyao

關於current mirror是在PMOS還是在NMOS處有人回答我是沒錯啦，只是大家比較習慣在PMOS處。我跑了模擬好像都可以，只是不明白為何current mirror在PMOS處的CMRR是負的，如圖一，如果current mirror在NMOS處的CMRR是正的，如圖一上下相反的波形。

此外我將此OPA接成反向大器，圖二，其中:
rf : 10K
0 J7 x2 U: a  |8 v) X0 t) Frs : 10k
9 y- r* `3 \4 f% D% _) dvin : sin(1.65v 1.65 50k)
vp : 1.65
2 `; j% K. m/ O, y0 C模擬結果如圖三，請問為何vin在1.65v附近時vout會出現怪波形？
PS : OPA的尾電流為20uA，而OPA cascode的電流都為10uA
* H7 v6 ]8 q* \$ D  新電路如圖四
謝謝

[ 本帖最後由 jerryyao 於 2009-5-25 10:39 AM 編輯 ]

li202

反向放大的Vin與Vout相位也不對~~~~

你的偏壓電流不足以提供電阻的電流
1.65v/10k=165uA>>10uA
只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係
; d; M% o6 n4 T$ g3 h& C
# g' F( w+ d/ x  g/ c; u不知道你的CMRR是怎麼取出來的
可以將BIAS的電壓取固定值跑CMRR

jerryyao

原帖由 li202 於 2009-6-5 08:34 PM 發表
反向放大的Vin與Vout相位也不對~~~~

你的偏壓電流不足以提供電阻的電流
& p, E) I: }  X* C1.65v/10k=165uA>>10uA
+ r5 @- W/ O; ~# j% G只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係
* W- C8 o1 D$ q
- J7 y: o# K+ f不知道你的CMRR是怎麼取出來的
6 x1 i. ~+ q- d  s7 f! I8 ^可以將BIAS的電 ...

- Q* Q5 [  E( q) u3 a- _終於有人回了，謝謝我知到了，我會試一下，下面是我的spice deck for CMRR:
/ X6 j2 Q+ W- ]& Q/ M.param vdd_p=3.3
! S" z0 N4 @' d1 R% Zvdd avdd 0 vdd_p
2 ?' a  b  K$ V2 r; V; p: tvss avss  0 0
! `5 y7 Z: j& T# QVM VM VP dc 0v
VP VP avss dc 1.65v ac 1v
* instance of top module                                                      *

x1 OUT VM VP OPA

* Sweep & Analysis                                                      *
.op
6 z/ d' C0 l6 ~.ac dec 100 10 1000meg
5 a6 H! K8 G- N- c. F! W' ~.probe ac cmrr=vdb(OUT)
相同的碼跑出一個整一個負得cmrr，我後來有用allen的方法（圖一）跑出來的CMRR還是負的，請問CMRR是負的對嗎？

simonblue

回復 6# jerryyao

& e3 L7 j: l6 W7 F首先你要瞭解為什麼要做差動型的放大器？就是因為差動放大器可以消除共模雜訊，所謂的CMRR=Adiff/Acm，當然是愈高愈好囉，代表你的電路受雜訊影響愈小。
$ g- J  @* M! ^; n& |所以如果你測到的CMRR不夠高，甚至是負的。你覺得這個電路正常嗎？所以建議你再檢查一下netist。

freemystyle

尺寸的設計上似乎有問題，folded cascode N1 N3應該要提供給folded 負載跟diff pair電流，尺寸卻不夠大，建議版主再仔細看清楚設計的方式跟電流的分布，allen應該有教要從哪一些mos開始設計之類的