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想請教各位前輩
. h! q" i/ G* L3 Q" z在 DAC 之中 Glitch Energy 這個效能參數的意義
6 Q% s0 X( \+ C0 E$ l每個人的 DAC 電路中基本上都會有 de-glitch latch 的 subckt
3 S5 I2 i& j" o$ |; Y0 Y/ J# f5 Q例如說 switch 的交點 要上交叉(for NMOS) or 下交叉 (for PMOS) 4 V3 x1 _! [. v# Q9 W% E( W" [9 p) {2 @) M
此目的都是為了 避免 glitch 的影響
# {! c1 i E5 u" c但,若就非高速操作的情形之下
% e q3 V2 y0 h4 Y3 }1 s在sample data 的時間內,若可達到穩定值 or 小於 0.5lsb9 R# A) ^* t6 l7 E+ c* q
那 glitch 的大小是否就可以不去考慮了?
6 y2 p t1 @; i' O8 o2 M是否只要以 settling time 為依歸即可, glitch energy 參考就好了
2 J$ j4 Y0 f' j5 A$ O
+ M8 e' J/ c! s5 S此外, glitch energy 的計算方法是在 error band 上下的面積互消/ }8 m! P3 q6 q$ _$ ?
如此加減,有可能得到一個小的 glitch energy ) a+ z3 {3 z" A
但是輸出訊號仍極不穩定! F/ O4 H! U6 V& }/ Q
那這樣的定義又是為何?9 Z1 Z i8 Y1 T$ ^$ ]$ T& Z. N
$ A: e5 b) E; h$ o看到有人說 glitch的大小會影響到 SFDR 3 l" k! P" h) m/ F
我認為一樣是和 settling time 有關: s; S5 q& h& p9 I0 {
在穩態時間內,若無法達到穩定值: v6 b; n# N* G, H8 b
那麼就會變成頻域上的 harmonic tone
/ D0 k5 f2 n& z是否是如此解釋呢?
3 C0 b' H6 p3 h! }2 F
0 h- O3 P7 q* d( x9 z9 T由於書上看到的解釋不甚了解" u4 V& ]* B* w3 G, ]$ G% D
所以請各位前輩指點,謝謝! |
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