pll的錯誤鎖定

renzhq

學習理論的時候，書上說pll可能会鎖定到錯誤的頻率上，比如參考頻率的倍頻上去
5 m0 p3 d  S& N5 Z! _1 U但是pfd不能區分這種情況么？  為什么呀？
期盼大大們解決呀

BIJM

這個問題說來話長ㄟ，總歸就是您所說的..."PFD"在搞鬼阿...
- f7 N) D) E" t8 ^1 `5 Q9 T% ^+ W
$ G' @8 k- A8 @# R, K/ l其實目前PLL技術相當成熟,大家在期刊上都可以看多許許多多種的PFD..但其實可能沒搞清楚,它是"PFD"還是"PD"

& [. G8 b. i  K) m, Y; ^這點是非常重要的,因為其檢測範圍會影響到PLL系統鎖定的行為
. i9 ^  E7 n! `# @$ f$ P8 c
% q5 {. K; R- A% Z例如 : XOR架構與SR Flip-Flop只可視為PD,因為其檢測範圍不超過2*phi
" U) |4 W+ h# L* ]% n6 z
7 t8 z0 |) l/ n  I. P0 E真正的PFD是具有"reset"功能..範圍為正負2*phi,不管相位差多少(亦頻率變化量)都可以做檢測
, i  j" F6 K1 G0 Y2 W1 l
所以若在PLL系統中使用PD的話(或是PD detection range沒設計好),那是會有你所說的問題發生
1 @! U( c8 {+ q- y2 k) Z2 U+ U! P
# c) V% y- m0 B/ Y& Q" S但就我所知...若PLL系統架構沒有用到切相位檢測'正確頻寬設計或是改變PFD操作行態的話..PLL比較不會發生此問題
/ ^: ~6 z: [0 f
會有錯誤鎖定的情形大多是在DLL上才會拿來被討論...因為延遲線的延遲量過大或過小都會導致錯誤鎖定
* b2 k% x4 M0 A3 z& B7 k6 [4 `
7 ]. o8 \. n$ _- T1 E. k( o9 [5 S% [. S這是我個人的淺見...供參考囉~~有問題再一起討論囉!!

PS. 建議可以去參考NTU Shen-Iuan Liu 或 NCHU Ching-Yuan Yang 的上課講義..可以了解比較多PLL的東西
1 j, s' m% O+ o- V* o* _/ [2 D( T
順便附上幾篇我覺得比較經典在說明PFD的paper
9 t2 `" |2 q6 M
. o. f; Q0 I- O; o' X, |! z

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semico_ljj

内容简单了一些，呵呵！

yjcruz

谢谢B大的指导，刚好也碰到同样的问题 一直不理解~

nty42ntm

最近在研究PLL
可是光PFD都搞不定
- P' R: R" j/ F6 X現在沒RDB
等有了再來下載看看

clarkhuang

是呀   有RDB  再來跟大大購買

5 e5 k0 W3 @" Z& k& N
不然 LAYOUT 完  TAPOUT 後都不知道可不可以動呢

rileyhide

謝謝分享.. PFD 真的是很重要的電路.. 不好好研究清楚怎做PLL也是會做不好

雷迪斯

不知道有沒有我所需要的PFD
( c9 d" s$ Q. p  T7 u最近也在調PFD

kenkenmay

做了一顆PLL結果最後死在PFD
* I. K) N4 W# T  @$ Y% F回復來看看囉

Chipfish

最近也在搞PLL                       
也在搞這問題~

a016004

感謝分享，最近也有問題..

highpass

很不錯的分享
基本也是很重要

highpass

這些大都是1997~2002的paper 雖然老舊
5 m9 J" S5 C3 p2 [, ]2 o+ U但是基本觀念還是蠻重要的
# @2 n) l5 N' R不然直接看razavi的書也可

a22700773

謝謝啦 學習到了～
' b4 S( O0 ^' [" ~- [所以只要確定是用pfd就不太會有這個問題摟？