pll的錯誤鎖定

renzhq

學習理論的時候，書上說pll可能会鎖定到錯誤的頻率上，比如參考頻率的倍頻上去
+ n5 e  a2 \/ S  ^" N1 y但是pfd不能區分這種情況么？  為什么呀？
4 m: ?4 Q& k7 ]' O8 J% \+ I5 }/ w- l4 M期盼大大們解決呀

a22700773

謝謝啦 學習到了～
* f6 o9 X" I5 d1 u) U) j所以只要確定是用pfd就不太會有這個問題摟？

highpass

這些大都是1997~2002的paper 雖然老舊
4 _$ @& p) H, w) ~6 b但是基本觀念還是蠻重要的
不然直接看razavi的書也可

highpass

很不錯的分享
基本也是很重要

a016004

感謝分享，最近也有問題..

Chipfish

最近也在搞PLL                       
: ~( y! o0 a- g. @( D$ o也在搞這問題~

kenkenmay

做了一顆PLL結果最後死在PFD
回復來看看囉

雷迪斯

不知道有沒有我所需要的PFD
最近也在調PFD

rileyhide

謝謝分享.. PFD 真的是很重要的電路.. 不好好研究清楚怎做PLL也是會做不好

clarkhuang

是呀   有RDB  再來跟大大購買
( n6 E& z6 t3 s" m5 K  s
. U$ h! h7 J+ i, k5 u
不然 LAYOUT 完  TAPOUT 後都不知道可不可以動呢

nty42ntm

最近在研究PLL
' L9 a0 B. z9 [; _% i; U可是光PFD都搞不定
  g/ r7 S+ K0 L. h現在沒RDB
; o( z0 {+ s2 _; O7 }$ {等有了再來下載看看

yjcruz

谢谢B大的指导，刚好也碰到同样的问题 一直不理解~

semico_ljj

内容简单了一些，呵呵！

BIJM

這個問題說來話長ㄟ，總歸就是您所說的..."PFD"在搞鬼阿...
! E) [/ K& W- r1 a9 W# o" A
其實目前PLL技術相當成熟,大家在期刊上都可以看多許許多多種的PFD..但其實可能沒搞清楚,它是"PFD"還是"PD"
# i/ Q0 m3 A- `3 g
這點是非常重要的,因為其檢測範圍會影響到PLL系統鎖定的行為
$ A0 M* n" d  R/ o. P  d8 _
例如 : XOR架構與SR Flip-Flop只可視為PD,因為其檢測範圍不超過2*phi
( v7 t# h9 w  l/ i9 [2 R) |0 u
5 l' v3 B5 E3 b, }3 T真正的PFD是具有"reset"功能..範圍為正負2*phi,不管相位差多少(亦頻率變化量)都可以做檢測
: H/ ~$ Z# Y  M4 {' r9 z' A
; {* _, d3 q& v  ?7 ]1 `: }所以若在PLL系統中使用PD的話(或是PD detection range沒設計好),那是會有你所說的問題發生
# e1 x+ u0 [9 ]
/ `* q! q6 t- @但就我所知...若PLL系統架構沒有用到切相位檢測'正確頻寬設計或是改變PFD操作行態的話..PLL比較不會發生此問題

; T" @4 q+ E! _* b0 k- F" J, d& B會有錯誤鎖定的情形大多是在DLL上才會拿來被討論...因為延遲線的延遲量過大或過小都會導致錯誤鎖定

這是我個人的淺見...供參考囉~~有問題再一起討論囉!!

PS. 建議可以去參考NTU Shen-Iuan Liu 或 NCHU Ching-Yuan Yang 的上課講義..可以了解比較多PLL的東西
9 {( e$ X6 l6 P$ ?, M
順便附上幾篇我覺得比較經典在說明PFD的paper
8 c. p8 F) a6 p4 `% V  j3 }

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