layout design的疑問...

averyer

各位前輩~
/ h7 B! X) a$ R0 S* T* L4 l" }
; A9 b& L. v/ m* @我目前手上有一io pad是廠商提供的,也有一份他們esd guideline, 不過我發現他們提供的io pad有一部份沒照esd guideline在畫...只有照一般layout design rule在畫...這樣esd不會有問題嗎?還是esd guideline只是參考?(不可能吧)我可以就照他提供的pad畫而不要參考esd rule嗎?

semico_ljj

esd guideline确实只是參考，可以根据需要适当变大或变小。

qetuo852

我是覺得只要注意 rule 裡有關 esd 裡的幾個點就可...
至於..如果還是不太確定的話
可問問看廠商是否確定~
8 [/ G! P! d+ j  v$ S, ^. N
/ ~* @! P; G% B3 c! U2 A順便多學點東西
互相學習，才有進步

CM168899

如果IO 一切layout 照esd guideline在畫
7 `6 e( e. f$ X2 r7 J你的產品就會比別人大
( t5 g6 y( ?8 P* U2 j# F" j  U2 Y  i; Bcost 就比別人高囉..................想想吧

腳踏

提供的是有驗證過
% v* b6 e9 K6 f! C用下去
rule 越小越好

ecalfs

ESD layout 是一門學問, 變化很大很多元, 其實本來就沒有的一定的標準
" L/ m, `- B. p1 eESD rule只是一種簡化的結果, 知道基本的rule即可,但勿被誤導窄化

pkjordan

有些是可以偷rule的
( q1 k9 n/ {* K7 c可以問問看廠商唷
2 I- v' q: ?% R順便學學他們是怎樣偷rule也不錯唷
共勉之

Davidy

ESD succesful or fail base on layout, design and process, you should consider above 3 items.

lin.weite

通常FAB所提供的esd guideline我們公司在Layout時也只是參考
如果完全照guideline畫,那Chip Size就會很大囉!!

12345

原帖由 腳踏 於 2009-2-12 10:24 AM 發表
4 o9 [9 S% W5 e3 T; M+ f4 l提供的是有驗證過
用下去
6 O1 k  a$ ~/ y4 P: z4 irule 越小越好

! W/ b# R9 r* Y) M, x) `正中
  h! q6 ]) ~- B' ~! w6 N沒錯,他敢拿給你,就是驗證過,esd打不過,就叫fb場賠,不過不可能打不過,敢給你用就是OK的,用下去,真的是越小越好

cindyc

原帖由 12345 於 2009-5-24 02:46 AM 發表
. V& F2 O$ m- U' }4 S3 v
正中
5 O% Z, v$ M3 J1 H$ M8 b/ y$ f5 k: a沒錯,他敢拿給你,就是驗證過,esd打不過,就叫fb場賠,不過不可能打不過,敢給你用就是OK的,用下去,真的是越小越好

2 b0 T$ U0 a3 \2 G2 t  ?: q
4 T5 h$ J& m+ f8 Y- @6 C1 Y: C
% C2 n7 O; C" P# j6 ^+ ]以上說的都沒錯
不過之前我待過的公司也有自己try的
7 l3 g1 f3 y, D當然啦 公司手上銀彈要充足囉
其實這就是經驗值啦

wangli1013

这里都是台湾的同胞？繁体字看不懂。。。郁闷

ceochu

繁体字看不懂的話
$ K$ @3 g2 g/ h: w可以使用Firefox的同文堂套件!
/ \  W" O2 D0 E4 d很方便的唷^^

lnxmj

厂家的esd rule都很保守，一般情况下不可能完全按照esd rule做。这就需要自己和公司仔细分析和实验了。

lethalkiss1

fab 给的都是保守值啦，  许多rule 还是要靠经验去积累和判断的~~~

cas

esd rule is reference for designer without esd simulation and test. in pratical design, tapeout-proofed esd io is ok