類比電路特性

uurtu666

請問各位前輩,我是剛進入ic layout不久的菜鳥,畫類比電路時有些電路型態不是很熟,例如差動對的對偁性等等,有沒有哪些書籍講到這些相關知識?
0 y9 d$ N; t. y  ]. F& H" F一個via的阻值約多少?power line的寬度要如何取決?
" N0 i8 i) U0 `- V$ k還有另一個問題,就是p type的電阻需要圍n gardring麻?

vjc5

有一本畫layout的經典書
The art of layout 記得是這樣錯了請指教
至於類比layout不僅僅只是layout的責任
designer必須說清楚power line寬度. 這關係到電流的密度

daidai

via的阻值, please see foundry's SPICE document or PCM spec. document.
9 h* M7 G' }% z8 |# N& _4 mpower line的寬度depends on current density, IR drop, noise immunity, etc...
7 x8 n8 ^7 w; |  x/ B3 lp type的電阻, diffusion type has better to have N-guardring, poly type has not.

ynru12

VIA是能打滿就打滿(在這裡地方工作，他們經理告知我們的）
像line的寬度，你要問RD，這些是由他們來考慮的!!!
所以像line的寬度，通常拿到電路時，都要先問RD，而不是畫好後在問

uurtu666

嗯嗯,像line的寬度我是有問過別人,他說1um的線可負載0.8ua的電流

yhchang

contact 能打多少就打多少
5 T% T8 V3 z7 f, D" h: q在 M1以上 考量到的是電流密度的問題(比如 有一個 5mA的電流要由 Metal1 流向 Metal2 結果你在 M1/M2之間只有打少數幾個
! m# E9 e: t* `; K; [$ x. Qcontact,有可能會造成太大的電流會一直灌那幾個contact,  造成electron migration, 也就是 contact會整個燒斷. )

, K# Q0 S& ]/ j) s+ A6 M2 O因此 一個contact有一個可承受的 電流量, 不同的製程廠都會有不同的規格
) b& d8 i1 m" \; T+ `/ v如果是 M0(Poly) contact ,  除了 電流密度的考量  還可以降低 well與substrate的電阻
防止 Latch-up效應發生 . 因此 contact打多 只有好處沒有壞處, 只是Layout Engineer通常都會偷懶
我想可能是因為 他們不了解 contact打的量的多寡 對整個IC的影響是什麼?

$ W; x6 F, @0 d$ Z7 ]& W3 w( E& h至於 M1/M2  power line的寬度   M1/M2 每um寬可以忍受的電流  同樣每個FAB廠的規定也不一樣
6 {# t9 n: ]' B, ^! a大概是  每um寬 可以忍受  0.5mA到1mA不等的數字  
每條線上 通常會流多少mA的電流也只有做這個電路的人才會知道, 所以自然是要由 RD來給定
: h1 V0 z9 |' L" ?- \9 {: t1 NLayout 工程師負責畫,  寬度給太窄同樣會有 Electron migration的問題.

- E  j' R) u5 z# ?& m0 T0 ][ 本帖最後由 yhchang 於 2008-1-17 12:27 AM 編輯 ]

111qqq

agree with  #1 & #6

* b" d. V/ l* K+ ]There're many people have wrong concept.
why don't  you see the designrule???
they describe in detail.
6 i$ E; B7 ^7 A& Q+ S8 x8 Q. hno need to ask RD

qpau

Layout的時候design rule文件是很重要的,
2 Z: k3 |) M1 G! m& q很多需要參考並且遵守的資訊都在裡面喔!

yoyo20701

喔~~原來是這樣唷~~多謝謝大大的經驗分享~~謝謝唷~~感謝

kyyyyyykimo

我看到上面大大的回答真的很好耶！
% Q0 k' F% u- m, n3 K" s不過因為Latch up會因為Contact的多寡讓它不會發生的情形
4 K5 q5 f" X3 w' {( p" L7 K但是Latch up在跟ESD的情況下，如何去取得好的Contact確實是很重要的方針
9 t8 @0 g, r* I/ `* Z8 K( Y我看過其他資料，Contact的多寡會造成ESD很容易觸發，一樣會是會造成IC Failure
: b1 S6 S$ r$ f4 N, _; B因為Latch up越好，同樣的ESD的效能就會影響到。
' K( r; K( W% y9 G0 [( o9 U8 r! k: i
這是上課的資料，如果有錯誤麻煩各位多多指教！
5 S, x7 ?* x8 j' r; j) s% f, M謝謝。

kkk000777

*latch-up 現像，是形成 pnpn or npnp 造成的吧
. {( H- o# W+ [: g 所謂的contact 應該是substrate contact
那是降低body 的電阻，使得電晶體不容易開啟
其實只要合乎rule，基本上已經足夠了，除非是大電流的driver
; a& P1 M; {* U$ U/ R1 _ 那就需要拉開距離，加上gard ring 才保險一點
$ v4 Y+ G6 V' d
*p type 電阻......
4 f. a6 o) L5 [+ h p+ or p- ???
& E' r) m, v  P1 A$ ]- [' | 應該不是p+吧，呵~~~~~
假設是用p-(應該是well吧)，注意一點，電阻性的元件會有壓降的
well to well 的rule (不同電位的)應該較遠吧
那是為了防止形成寄生的電晶體(pnp)
如果圍上gard ring (n+)，等效於將寄生效應消除(base connect vdd)
ps.我也會圍gard ring ，但絕不是上面的理由，是為了防止noise 干擾
7 P* X; {* O( }# j6 _
*esd .....
Latch up越好，同樣的ESD的效能就會影響到????
不太了解這句話的意思
這邊指的ESD是針對 i/o pad 嗎??

uurtu666

大電流的driver,當我們在layout時,以一個array 4*4的方式去做,那為什麼不可以直接把每個mos的poly 以poly連接起來呢?
$ U* k$ P2 L" r我看的是把16個mos各自打上poly contact然後再以matel連接起來,請問這是為了什麼?

yhchang

在此說說我的看法
. K; c- D: Y1 W' _% o# ~# E# H用Array 4*4 是為了 Layout上 對稱性的考量  避免光罩曝光時即使有偏移,不管是往上下或是左右Shift
$ S! ?5 u+ Y- U- w16個MOS的元件特性偏移基本上會一致.  (降低Device mismatch)
+ n- }  H9 R1 l: `6 V7 Q2 ~不用Poly去接  是因為 Poly 電阻都非常的大,  比Metal電阻大很多  你雖然Layout 16個MOS finger,  實質上那只代表一顆MOS  
. y; ]9 U1 R3 h: ^電路設計者並不想要 電阻參雜在其中  只想要一個Pure的MOS
如果 MOS之間都還有串聯Poly電阻的話    這樣就不是原作者想要的一顆大Driver的MOS了.

此外把一個大Size的MOS Layout成 很多個MOS 還可以降低Process Variation
比如  你要Lay    W/L    320/10    就可以拆成  
; J" J5 R( d% T16個     20/10       每顆MOS在製程上    有些 Width或Length做出來會  +1~5%   有些會  -1~5%   
7 q0 o5 j! m+ o(在此製程的變異程度是假設值,每家FAB的MOS,R,C variation程度應該都不太一樣)
16個MOS  每顆MOS  有些 W/L 變大   有些W/L 變小  加加減減的結果    製作出來的Hardware
4 W, k/ I- ?/ M: C會比單純只 Layout 一個超大MOS  會來得更接近   W/L  320/10
9 v$ K3 K* j, _& c- T! V
3 p; s. P% I9 b! N* M[ 本帖最後由 yhchang 於 2008-1-25 02:26 AM 編輯 ]

小緯仔

contact能多打就多打
# L% N6 [% M4 }$ P1 }# P# B這樣子電流的效益會比較好

hsn99

可以請問一下PCM的全名是什麼嗎?...
& s( L! [8 f; L# Y感謝~~~~~~~~~~~~~~~~~~~

sze888

PCM: Process Control Monitor, 它對應了SPICE parameters 的typical value and corner value..

black88leon

加gardring是來保護電阻的阻值，項限在你在畫電阻透過電阻係數表來計算電阻阻值，能的話 它的w (寬度)能w=2是最佳的，因為他在製程的時候，會侵蝕掉它的阻值，搞不好你拿到是2k電阻 透過製程會變成1.8k或1.9k的電阻，就是因為他在製程的時候被蝕刻掉，所以能的話 加gardring 或 Gummy是比較好和用matching做法也比較好