RE:請問以synposys的design compiler跑合成,timing出現violated一般要如何調整

johngaliano

Startpoint: U_RST/nResetUSB_reg
0 {) q! }7 F' k* D% ^$ w0 a              (falling edge-triggered flip-flop clocked by CLK48)
8 @4 W3 F- r2 _' \7 a5 `  Endpoint: u_FUSB/FUS/BIF/PS/q_reg_2_
            (rising edge-triggered flip-flop clocked by CLK48)
  Path Group: CLK48
7 j+ x" q7 O( ^  Path Type: max
( H' s+ X5 v3 a4 H' I6 v/ e
$ M& ]$ t$ L( Z' J) w, ]( u& ~    Point                                                   Incr       Path
  O1 C6 j4 s+ |. A. b  --------------------------------------------------------------------------
  clock CLK48 (fall edge)                                 9.00       9.00
  clock network delay (ideal)                             2.00      11.00
( \! D  d% ~% Z, Y. D* i  U_RST/nResetUSB_reg/CKB (DBFRBN)                        0.00      11.00 f
- M! }; b) q" x+ ~' Q2 v$ n  U_RST/nResetUSB_reg/Q (DBFRBN)                          1.27      12.27 r
  U_RST/nResetUSB (ResetGen)                              0.00      12.27 r
  u_FUSB/RESETN (kFUS100_2m)                              0.00      12.27 r
  u_FUSB/U132/O (BUF1)                                    0.32      12.59 r
+ K% d* ^# Q8 q+ }9 Z2 g! A  u_FUSB/FUS/RESET_INN (LFUS)                             0.00      12.59 r
$ d% P. i+ t) ^) X! {  u_FUSB/FUS/BIF/RESET_INN (LUSBIF)                       0.00      12.59 r
: W# q2 |6 {! J9 q2 J. |$ @& [: _  u_FUSB/FUS/BIF/U42/O (BUF1)                             0.33      12.92 r
  u_FUSB/FUS/BIF/U49/O (AN2)                              0.44      13.36 r
7 S8 v7 u. C9 w7 ]  u_FUSB/FUS/BIF/U50/O (AN2)                              0.64      14.00 r
  u_FUSB/FUS/BIF/RESETN (LUSBIF)                          0.00      14.00 r
  u_FUSB/FUS/U44/O (BUF1)                                 0.69      14.69 r
3 n0 F. H' R; K& @/ G5 U  u_FUSB/FUS/LDSCR/RESETN (LDSCR)                         0.00      14.69 r
  u_FUSB/FUS/LDSCR/U85/O (INV1)                           0.22      14.91 f
/ c9 z8 j0 I6 F4 {( g( u1 M  u_FUSB/FUS/LDSCR/U222/O (NR2)                           0.46      15.37 r
+ Y8 I! I2 i6 O& G2 m$ X9 L* V  u_FUSB/FUS/LDSCR/U8/O (AO12)                            0.46      15.83 r
7 u* {4 D" B3 n( c  u_FUSB/FUS/LDSCR/U10/O (AN3)                            0.50      16.33 r
  u_FUSB/FUS/LDSCR/U7/O (AO222)                           0.51      16.84 r
  u_FUSB/FUS/LDSCR/U206/O (AN2)                           0.36      17.21 r
  u_FUSB/FUS/LDSCR/epC/InterruptRD (LDSC_EPC)             0.00      17.21 r
  u_FUSB/FUS/LDSCR/epC/U87/O (INV1)                       0.12      17.33 f
  u_FUSB/FUS/LDSCR/epC/U83/O (OR3B2)                      0.34      17.66 f
  u_FUSB/FUS/LDSCR/epC/U82/O (NR2)                        0.38      18.04 r
# d2 n5 f' V! y" r; [3 `  u_FUSB/FUS/LDSCR/epC/U63/O (AO112)                      0.50      18.54 r
  u_FUSB/FUS/LDSCR/epC/D_epC[2] (LDSC_EPC)                0.00      18.54 r
  u_FUSB/FUS/LDSCR/U158/O (ND2)                           0.12      18.66 f
  u_FUSB/FUS/LDSCR/U156/O (OR3B2)                         0.19      18.84 r
  u_FUSB/FUS/LDSCR/DD[2] (LDSCR)                          0.00      18.84 r
  u_FUSB/FUS/MIS/DD[2] (LMISC)                            0.00      18.84 r
$ c3 U5 Q( B8 L0 a: Q! d& k* z' W  u_FUSB/FUS/MIS/U47/O (AO222)                            0.36      19.21 r
5 w, h  A0 ^: _5 q6 Q( r. _: x# e  q0 W  u_FUSB/FUS/MIS/U45/O (OR2)                              0.26      19.47 r
  u_FUSB/FUS/MIS/Q[2] (LMISC)                             0.00      19.47 r
  u_FUSB/FUS/BIF/DOUT[2] (LUSBIF)                         0.00      19.47 r
. Z8 Z9 C; S/ z+ M4 I$ Q. Y1 O  u_FUSB/FUS/BIF/U29/O (AO222)                            0.32      19.79 r
  u_FUSB/FUS/BIF/PS/DIN[2] (LP2S)                         0.00      19.79 r
  u_FUSB/FUS/BIF/PS/U6/O (AO222)                          0.33      20.11 r
4 |5 \! M, \! x- q; b3 j( o  u_FUSB/FUS/BIF/PS/q_reg_2_/D (QDFFN)                    0.00      20.11 r
  data arrival time                                                 20.11

  clock CLK48 (rise edge)                                18.00      18.00
5 T  w3 k  ]% s4 E) C0 [3 e! f3 l  clock network delay (ideal)                             2.00      20.00
  clock uncertainty                                      -0.50      19.50
  u_FUSB/FUS/BIF/PS/q_reg_2_/CK (QDFFN)                   0.00      19.50 r
  library setup time                                     -0.25      19.25
  data required time                                                19.25
  --------------------------------------------------------------------------
  data required time                                                19.25
  data arrival time                                                -20.11
  --------------------------------------------------------------------------
& `" Q/ K8 l# f7 S4 ^  I  slack (VIOLATED)                                                  -0.86


請問該如何調整使他met呢??

kolong

用pipeline如何...
不然你就要查看看clk是否還可以再精簡它