如何減少RC效應?

breaking622

小弟我在畫BANDGAP的電路,不過畫出來去看他的波形和原本模擬HSPICE的波形差很多!
7 o" H% E8 A' @, H" s
1 b2 C1 `4 E8 E% ]所以在想說會不會有可能是RC效應造成結果.不過我不是很懂LAYOUT上的一些物理效應.
) ]6 \" p, V+ ~" h1 P; y9 y
希望有人可以幫我解答一下.也希望可以知道在畫一個LAYOUT上他的跑線該怎麼跑會比較合適!

謝謝!

lnxmj

dracula 中运行lpe　与运行lvs基本一样．你可以运行一下,看输出文件．

viasanviasan

蓄短當然是越好；但考量到Noise或Floorplan，而無法避免時，還有些原則:
$ N, S& n3 L6 a( @出circuit的線或稱Pin的width應儘量寬(可與Drain or source端可出METAL相同)，
出Pin後的Path以砲管型Metal逐步加寬!
並可用多層Metal來layout，並在可用的Routing Layer多層次間加入Metal(Overlap layer)，
$ `6 v$ r1 c# N# p: F最重要的是，在不同層次的Metal間，打滿VIA(VIA電阻遠大於Metal! 相關RC參數在Design Rule中有資訊)。

I1121MISSHONEY

多謝大家的分享心得
此類資料對我幫助很大
幸虧有你門分享可以讓我學到更多

小緯仔

多注意matching還有少用poly來當導線
  B; d6 z8 j* t  x因為poly的阻值很高

minxia.lee

看完了各位的评论，很有收获，有个问题，在dracula中怎么编译lpe文件（command file已经写出，但不知道怎么运行）？

yhchang

抱歉一文多貼   只是我覺得兩篇文章好像都可以用同樣的答案來回覆 ^_^|||

! J; x3 K2 `9 b$ f- r9 ~2 n我印象中 Calibre 有三種抽取方式

' E: L$ u- d0 f, X1.  Lump
2. Distribute
3. point to point
' `& K3 C/ T% h+ T6 q- J
選第二種  第二種是把 節點 用 RC  Pai-model(抱歉不會寫數學符號)的形式表示
0 P; F) L# e% V4 c. {# b所以會看不到該節點的 total 的寄生電容

& @  R- }# v/ l: u" q選第一種  會把 該點對地的電容算出來  但是電阻會被忽略
選第三種  除了 RC Pai-model之外還會有 couple電容出現.
7 K' a+ z; h1 _" i: Z) T' A/ E2 j
所以選擇第一種抽取方式 應該是你想要的單點對地的寄生電容  電阻的部份 自己看製程資料的
各層的 square電阻 自己model就可以了.
" \" _! g8 k, p+ V6 j) |4 O; |
9 L; y7 T9 o) C7 u9 d2 L) W# P1 V+ U1 n選擇第一種抽取方式 得到LPE之後   在把電容值做排序
' ]% S9 I! k. u+ [7 Dsort -n +2  lpe_file  >!  new_file
就可以看到  哪些節點比較 Critical了
自然就會明白 那些節點在連接的時候,  Layout畫得不好.
& x! Q3 t: ]. e$ I8 Y, @
[ 本帖最後由 yhchang 於 2008-1-31 11:03 PM 編輯 ]

yhchang

做完 LPE 之後    能過LPE就表示LVS也通過了
* v" Z! e2 b8 p+ U$ u這時候電路上 你想要看的節點   即使沒有打LABEL 也應該會有流水號
' `& ]' h& U  h% a& N6 t3 f2 w應該會是以 Hierarchical 形式 呈現
: E2 ^0 D6 u8 a! s4 m
9 S, W! |3 i; Z5 }9 b+ y# V以Calibre來說  會是這樣的格式
. w( w! E, j& o* i& q8 z3 m
6 r- O2 v5 G% t6 D9 L寄生電容編號          節點名稱A                      節點名稱B     寄生電容值                        
7 C) n2 S! X/ Ac000012345           xsdctl.xyctl.n1n4316       vss               7.66ff
2 v, q! [. L' {! b! G8 ~* C5 Rc000012346           xsdctl.xyctl.rba0              vss                8.50ff
/ i* U* I6 @: {, ]# |....
# S4 P( E: h) J9 m! D! [
3 X, A0 ?+ {5 Y6 R這裡的節點AB可以是
可以是某個點對VSS的電容
也可以是兩個點之間的 Couple 電容
7 B+ J% i. C* g. @3 O! s" y
不知道這樣有沒有回答到你的問題
8 J) `; R1 ]! z如果你去點 你的電路的 Line  應該會出現流水號的節點名稱
你再去看 LPE檔案裡面有沒有那個節點名稱 對 VSS的寄生電容值

breaking622

想請問大大~~~~該怎麼看LPE檔裡面的電容排序??

breaking622

1.因為BJT上一些元件是要接在一起的,所以才這樣畫.因為小弟也不知道還可以怎樣去接線.
請問大大有什麼可以建議我去修改的呢?
1 T/ v' W' a2 @7 ~" `. d
2.為了要避免圖中間交錯線太多,是否要把整個電路從新排列過呢?
" ]) V6 @; J7 n
3.抱歉,因為真正的電阻值我沒有打上去.因為身邊沒有此電路圖的電子檔,
所以上面的元件都沒有尺寸.

4.電路圖不是正確的是指??這個電路圖沒有任何功能??
; D8 U5 O; U0 X4 i
5.VREF是再電阻的第二根

. [* u: @' g4 f6.想請問大大,該怎麼去看他哪一個區塊的RC效應比較嚴重??
  所以小弟我也不知道哪一部分的RC效應比較嚴重.
3 d( s* N3 D0 V9 ^7 m9 |我知道把它萃取出來去RUN HSPICE之後可以看到一大堆的R值和C值,
不過我不知道該怎麼去找那些是在佈局圖的哪裡.

7.我標M2的是 PMOS   M1的是NMOS ,路徑太長我在想把法去把它縮減.
4 A; u; x- T3 h2 \5 a

) L- N& M5 _1 O% q4 I" n謝謝大大的解說!!

edengod

看過你的圖了
3 `/ d* v+ o( i, S# e4 f1.BJT 上線太亂了   3條線  卻拉了很多不必要的線
! p6 A9 X7 e4 m' X, d2.在圖中間 CAP 跟MOS 間的線交錯太多了
3.電路圖跟 layout 是不符的 電路圖的 R 都是1K Layout 一看就明顯差很多
4.電路圖 也不是正確對的
9 x7 m9 O9 \5 a. \5.VREF 是哪根線  因電路圖跟 layout 是不符的  是看不出來的
6.你沒說哪個 RC 不好   我只能猜 VREF
7.我猜VREF 是圖左上 R 出來後又分兩條線的哪根 就圖最上方的哪條線
你就 R1 連到 NMOS Drain 的路經太長 R2 連到 Pmos Gate 也太長
我認為你標 M2 的為 NMOS M1 的是 PMOS
8 P# t7 n( i) V3 w  y7 a9 U/ W7 j* x若上述都給我猜中 哪你要 減少 VREF RC效應  就將R由左邊改到右邊 BJT 接到 R 的線也要改成
5 X0 u1 |$ q# n% t跟現在一樣是靠近的   是不是這樣呢  給我說一下  謝謝

breaking622

這是我的電路圖和LAYOUT圖.
. s; z- c7 I: Z7 x- [! v
6 u( N+ x" h5 @8 q* U. i2 S
. O9 ]- q6 Q  l" d7 T2 P# v我有想要看LPE,不過我看不出來他的排序.

謝謝各位高手給我這麼多建議~~

yhchang

我覺得可以用一個簡單的方法
就是把你的Bandgap的LPE檔案拿出來看
* K" m+ X2 H7 r+ }! {, g7 A4 N1 P把寄生電容排序一下
: x  `! {& y* `6 U" |) X9 K$ i再把寄生最嚴重的幾個點拿出來看
看看寄生效應最嚴重的點是在你電路的哪些地方?
$ \0 h) K# @5 y* J, f/ O( F6 [# l其實這些點只要出現在你的 Cueent Mirror或是BJT或是Resistance
3 I( D: t+ I. R+ g# d( {) i或OP附近   相信都會對你的Bandgap 它整體的Performance
5 }% ^; Z! h, k. V造成很嚴重的影響
然後你再去想  到底該 怎麼重畫它  才可以降低這些點的
Parastic Capacitance

2 x6 i0 S2 O1 H* ]6 i6 X[ 本帖最後由 yhchang 於 2008-1-27 11:13 PM 編輯 ]

duckdh

儘量縮短彼此之間的距離,
8 k; V. _& w; r* k* a7 ]: V7 g+ O這樣有助於消滅額外的雜訊干擾,
越短越佳

kf_chiang

bandgap 電路如果有使用  BJT 的話,應該使用 同心圓 排列,如果電阻有比例性的話,應該考慮 matching 的交錯排法,對於 gate 接在一起的 MOS 也應該考慮 matching 的交錯排法,如此應該會有所改善,提供給你做參考.

u9513349

還沒嘗試過劃混合的電路~

" l1 r& G: W# H! i, W* Q) E不過之前上課老師說盡量能把METAL能簡短就短~
! U: s& Z& i/ J$ s. q, \! W
因為METAL帶著許多的RC效應

edengod

沒給你的 BANDGAP 的電路 及 Layout
2 Y; E1 h; `+ x& T) `; R: r很難知道你的問題在哪邊

& T( C) A' I. ]1 x若方便  請 PO 一下吧