如何減少RC效應?

breaking622

小弟我在畫BANDGAP的電路,不過畫出來去看他的波形和原本模擬HSPICE的波形差很多!
/ l7 t. d- ]1 |9 S( N
5 H/ {5 [$ \* |- U, i: i% F+ S7 k. _所以在想說會不會有可能是RC效應造成結果.不過我不是很懂LAYOUT上的一些物理效應.

/ @! @0 E4 D& H9 j6 _9 M希望有人可以幫我解答一下.也希望可以知道在畫一個LAYOUT上他的跑線該怎麼跑會比較合適!
) r  u+ N! ~% G, ~
謝謝!

edengod

沒給你的 BANDGAP 的電路 及 Layout
很難知道你的問題在哪邊
. _  T8 R& L. C0 i* R
6 Q7 K1 ]9 C% @- w  l若方便  請 PO 一下吧

u9513349

還沒嘗試過劃混合的電路~

6 }* w- V7 L7 w4 E6 z, C, W不過之前上課老師說盡量能把METAL能簡短就短~
% \/ }7 E  H6 _" Z# s9 P/ |1 K
因為METAL帶著許多的RC效應

kf_chiang

bandgap 電路如果有使用  BJT 的話,應該使用 同心圓 排列,如果電阻有比例性的話,應該考慮 matching 的交錯排法,對於 gate 接在一起的 MOS 也應該考慮 matching 的交錯排法,如此應該會有所改善,提供給你做參考.

duckdh

儘量縮短彼此之間的距離,
這樣有助於消滅額外的雜訊干擾,
& |$ y8 N2 g0 u) y' w越短越佳

yhchang

我覺得可以用一個簡單的方法
1 b$ U2 z& ?; ?: Y, K就是把你的Bandgap的LPE檔案拿出來看
3 ^9 f# J$ C1 U5 \0 K: Q* O7 n把寄生電容排序一下
再把寄生最嚴重的幾個點拿出來看
1 r' r3 Q5 Q/ Z8 E/ ~9 P看看寄生效應最嚴重的點是在你電路的哪些地方?
1 {0 K7 z2 W% Q其實這些點只要出現在你的 Cueent Mirror或是BJT或是Resistance
2 D9 ]- `" ~' x3 o或OP附近   相信都會對你的Bandgap 它整體的Performance
+ V% C* l- E( A8 K6 I造成很嚴重的影響
然後你再去想  到底該 怎麼重畫它  才可以降低這些點的
! W0 \1 _# W& V* ]; Z/ q* _; FParastic Capacitance

1 r- w* O# T: H; t8 A3 M[ 本帖最後由 yhchang 於 2008-1-27 11:13 PM 編輯 ]

breaking622

這是我的電路圖和LAYOUT圖.
. a0 Q+ h5 U) _& C
  o# z5 i8 @* A9 c& G6 T
我有想要看LPE,不過我看不出來他的排序.

謝謝各位高手給我這麼多建議~~

edengod

看過你的圖了
$ M- _$ c4 I$ j  o1.BJT 上線太亂了   3條線  卻拉了很多不必要的線
5 i' Y* P. Z# \3 |+ |2.在圖中間 CAP 跟MOS 間的線交錯太多了
$ x+ t, d0 {$ M4 u( t) r( n( n# }) _3.電路圖跟 layout 是不符的 電路圖的 R 都是1K Layout 一看就明顯差很多
4.電路圖 也不是正確對的
5.VREF 是哪根線  因電路圖跟 layout 是不符的  是看不出來的
. t8 H( m/ @! Q3 V+ l6.你沒說哪個 RC 不好   我只能猜 VREF
/ {+ ]6 ~" s5 v* p2 S. [/ L. A  `7.我猜VREF 是圖左上 R 出來後又分兩條線的哪根 就圖最上方的哪條線
你就 R1 連到 NMOS Drain 的路經太長 R2 連到 Pmos Gate 也太長
我認為你標 M2 的為 NMOS M1 的是 PMOS
若上述都給我猜中 哪你要 減少 VREF RC效應  就將R由左邊改到右邊 BJT 接到 R 的線也要改成
, H2 [+ L, R: a& G- I3 }跟現在一樣是靠近的   是不是這樣呢  給我說一下  謝謝

breaking622

1.因為BJT上一些元件是要接在一起的,所以才這樣畫.因為小弟也不知道還可以怎樣去接線.
) o4 B4 E* G$ t請問大大有什麼可以建議我去修改的呢?
( z# v0 T, @& Z! q0 C2 D  J0 P
. U/ ]# N$ R9 Q. {2.為了要避免圖中間交錯線太多,是否要把整個電路從新排列過呢?

3.抱歉,因為真正的電阻值我沒有打上去.因為身邊沒有此電路圖的電子檔,
所以上面的元件都沒有尺寸.

4.電路圖不是正確的是指??這個電路圖沒有任何功能??
' E$ X' o/ C' b$ J7 w
5.VREF是再電阻的第二根

, r% _2 M* J' _6 i# w6.想請問大大,該怎麼去看他哪一個區塊的RC效應比較嚴重??
+ p# \$ @3 _! R$ V) ^. V. ?+ R  所以小弟我也不知道哪一部分的RC效應比較嚴重.
7 S9 I% t- l# K, t) O5 M我知道把它萃取出來去RUN HSPICE之後可以看到一大堆的R值和C值,
- `; ?4 Y3 F/ W- D2 \+ a不過我不知道該怎麼去找那些是在佈局圖的哪裡.

' g: V* A9 g" c7.我標M2的是 PMOS   M1的是NMOS ,路徑太長我在想把法去把它縮減.


0 b1 S' P. P8 ]6 r( w謝謝大大的解說!!

breaking622

想請問大大~~~~該怎麼看LPE檔裡面的電容排序??

yhchang

做完 LPE 之後    能過LPE就表示LVS也通過了
這時候電路上 你想要看的節點   即使沒有打LABEL 也應該會有流水號
應該會是以 Hierarchical 形式 呈現
% L- r+ h+ T1 T' x9 `
$ c& o; Z: I! d7 t& v以Calibre來說  會是這樣的格式
% \# Y8 x/ X4 f1 p+ [
, V( i" A" r# \) E寄生電容編號          節點名稱A                      節點名稱B     寄生電容值                        
; ]. e' F5 \& i. B/ W# dc000012345           xsdctl.xyctl.n1n4316       vss               7.66ff
1 Z0 K5 y" `7 Mc000012346           xsdctl.xyctl.rba0              vss                8.50ff
....

這裡的節點AB可以是
可以是某個點對VSS的電容
也可以是兩個點之間的 Couple 電容

不知道這樣有沒有回答到你的問題
如果你去點 你的電路的 Line  應該會出現流水號的節點名稱
, C: i' M' c9 i- G+ A$ N你再去看 LPE檔案裡面有沒有那個節點名稱 對 VSS的寄生電容值

yhchang

抱歉一文多貼   只是我覺得兩篇文章好像都可以用同樣的答案來回覆 ^_^|||
0 g3 J# O) E" b6 o1 P" w# ]
5 L3 i) p8 n6 [6 A7 E* H0 n我印象中 Calibre 有三種抽取方式
3 W5 ~  ^. o3 x& a% D6 i: c
4 w. I' }: U, [0 z1.  Lump
2. Distribute
3. point to point

3 ?! H  k( I' m; ]: ^5 V選第二種  第二種是把 節點 用 RC  Pai-model(抱歉不會寫數學符號)的形式表示
; w8 P4 l, w; r所以會看不到該節點的 total 的寄生電容

選第一種  會把 該點對地的電容算出來  但是電阻會被忽略
選第三種  除了 RC Pai-model之外還會有 couple電容出現.
1 G' c0 v/ W  d# ^3 w
所以選擇第一種抽取方式 應該是你想要的單點對地的寄生電容  電阻的部份 自己看製程資料的
& D0 X1 w. n2 t: d- G; G3 c( `各層的 square電阻 自己model就可以了.

選擇第一種抽取方式 得到LPE之後   在把電容值做排序
sort -n +2  lpe_file  >!  new_file
4 D5 x5 I* h3 f4 M# P就可以看到  哪些節點比較 Critical了
: [) s5 @4 C- j# g* u自然就會明白 那些節點在連接的時候,  Layout畫得不好.
+ j/ A1 |2 R& f+ `3 L: x& q  `
' J$ Y, p$ y' q[ 本帖最後由 yhchang 於 2008-1-31 11:03 PM 編輯 ]

minxia.lee

看完了各位的评论，很有收获，有个问题，在dracula中怎么编译lpe文件（command file已经写出，但不知道怎么运行）？

小緯仔

多注意matching還有少用poly來當導線
" [1 @0 E9 {" e# z5 h) T4 c# D1 a. ]1 W因為poly的阻值很高

I1121MISSHONEY

多謝大家的分享心得
此類資料對我幫助很大
; @7 S* B/ s- ?, J- l8 U幸虧有你門分享可以讓我學到更多

viasanviasan

蓄短當然是越好；但考量到Noise或Floorplan，而無法避免時，還有些原則:
1 |% S, o- q. z4 w" S# j9 W出circuit的線或稱Pin的width應儘量寬(可與Drain or source端可出METAL相同)，
出Pin後的Path以砲管型Metal逐步加寬!
8 p$ N5 c3 n' M8 G0 I並可用多層Metal來layout，並在可用的Routing Layer多層次間加入Metal(Overlap layer)，
, i' D( x0 Q7 {7 @' T9 x最重要的是，在不同層次的Metal間，打滿VIA(VIA電阻遠大於Metal! 相關RC參數在Design Rule中有資訊)。

lnxmj

dracula 中运行lpe　与运行lvs基本一样．你可以运行一下,看输出文件．