DRC所出現的問題？

shihchia

1、ｐ0.R.1 (@Min poly area coverage <14%
DENSITY POLYI INSIDE OF EXTENT < 0.14
poly_DENSITY.log: 0.6 6.3 65.35 28.1  0.0940808
" r# N. x' T  Y1 J' b% ?
$ J% i$ F7 ?4 [; |3 R7 i8 I8 U2、M1.R.1 {@ Min M1 area coverage <30%
DENSITY M1I INSIDE OF EXTENT < 0.3
1 j: n: J  g* Y6 {4 z0 o) wM1_DENSITY.log: 2.95 4.75 67.15 30.25  0.250681
, H+ g$ }: m$ s! g
8 r* s( u  R% D  t0 N7 ?# o3、M２.R.1 {@ Min M1 area coverage <30%
  Z' x5 I8 b% c/ X( ]) ?DENSITY M２I INSIDE OF EXTENT < 0.3
+ E" C5 U' V$ V/ r/ AM2_DENSITY.log: 3.7 7.2 68.4 26.3  0.0331737


最近在layout全加器，在DRC時，遇到的這三個錯誤訊息
; z: v, K. {7 ?  g) L0 ]: l. x7 d: d大家幫幫忙，一起替我解決一下唄
* u7 }1 Z0 q( C! u/ C謝謝啦！！！

小朱仔

這三個錯誤只要多補 poly metal1 metal2 dummy就可以解決了
* ~' h- d8 ~( M: v+ X# D6 i- I像ploy gate要14% 但你只有9% 所以還要在努力加很多dummy poly這樣就可以過了
其餘依此類推,製程廠會要求density要夠是因為怕密度不足會造成Top Layer過重壓誇下層所以建議還是補滿

sw5722

像我們通常在小block時,這個問題會視為"假錯",
等到上層整合時,再一次補齊.
/ \1 a( I: L2 V8 O% C2 i高密度是可以增加良率的.

cjchao

非 chip-level 時，可視這個問題為"假錯"，不需解。

motofatfat

通常在小block時,這個問題會忽略,
等到最上層整合時,再一次補齊
或是框出不補ㄉ地方後,通常是類比或重要ㄉ地方
( i0 H7 j7 v4 @( _) F. r" u讓光罩公司去補

u9513349

area coverage <14%

: P0 ^- W/ h( _; l$ ?$ warea coverage <30%

在drc來講是正常的(那是當作業,非下線)

6 x% s; q" k# e8 g, |如果要下線的話,就要補滿ｍｅｔａｌ　和　ｃｏｎｔａｃｔ