VHDL or Verilog ???

twphision

VHDL及verilog有甚麼差別?
! Z3 b8 b+ W! e1 ~. m目前試用過 modelsim, logicsim, Veritak, QuartusII, MAX+PLUS II, 待是語法規則好像都不太一樣.
撤了些軟體可以專寫以外還有別的嘛?

tommywgt

沒什麼差吧, 會寫程式不代表會設計, 不管是VHDL或是VERILOG都只是會語言而已...

twphision

嗯嗯~那也是啦.也要看板子的功能可以支援到麼程度.還有邏輯佈局上的經驗.
但是目前剛開始用比較想要知道最佳的使用模式. 還有開發的環境設定.
以前都用焊錫黏電路板. 現在可以用程式取代比較方便啦.

cougarr

vhdl 要求比較嚴謹
verlog 語法跟c 比較像，比較容易上手

sieg70

USA - IBM, TI, AT&T, Intel - VHDL
USA - Silicon Valley - Verilog
1 z1 |8 ]* I( C( [  QEurope - VHDL
; c% t% A. o/ y. @& YJapan -Verilog
9 J( n$ j& |7 ?; u( S- iKorea - 70%~80% VHDL
Taiwan - ?

bancroft

聽在業界的大部分人說
) [1 ^  }( C( d" ]6 ~0 A9 h5 G台灣也打多都是用Verilog
5 q7 C$ o' {; E0 z不過除了會寫語法外
對於電路的物理與結構的相關特性了解也是很重要
$ V3 l) [' v- o並竟產品要能突破且進步
/ I" J8 _5 X& s. Y! R0 O$ f原創性與直覺都是很重要的元素
7 C: Q! b* J6 I不過，這些都要好好努力才有辦法的。