LDO输出电压毛刺如何消除?

dolphin75

我最近设计的LDO，输出电压为2.5V,输入电压3V~5V,负载电流10uA~300mA.当负载电流由10uA突变到300mA时,输出电压会产生一个大于1V的毛刺,如何设计可以将毛刺减小到500mV以内？恭请各位达人不吝赐教，本人在这里先谢过了。

happybull

当负载电流由10uA突变到300mA时,输出电压会产生一个大于1V的毛刺.
1.transient response slow.  try to get a wider bandwith,and still stable.
2. Gate drive ability.  Need lower gate impedance  to increase gate drive. This will increase Iq.
I think you can cut down to 500mV easily. try to target at 100mV.

USTM

增加你的瞬態回應能力吧！即增加BW

alab307

10uA時候輸出級(PMOS?)幾乎OFF
你可以想像要讓這大PMOS的VGS從0.5V -> 1.5V (這是舉例)
需要多少時間嗎? 不完全是因為BW

可以先提供你的輸出電容大小嗎?

[ 本帖最後由 alab307 於 2009-5-4 10:25 AM 編輯 ]

super_gu

可以再输出与MOS GATE端增加微分环节以提高暂态响应。

sea11038

我也遇到类似的问题，不知道你的具体电路，能否发出来一阅？我的目的是想设计出大电流（500mA左右）且无片外电容的LDO，可惜都很不理想，要么不稳定，要么暂态响应极差。你可以试一试把参考电压的从上电到稳定的时间变慢，或许对上电时的暂态响应有帮助，但在断电时会出现另一个大的毛刺。总之，不补偿是不行的，关键是怎么设计，看了好多论文，似乎都没有彻底解决无片外电容LDO的设计问题

jcchin

你可以參考 Semtech Sc339 的D/S 線路~~~也許可以解決你的問題

rai_kai

我在測重載也遇到這種問題，我也想知道如果不用補償，直接調SIZE不知道有沒有辦法解決這個問題...