請問Via小問題

libra3333

之前有一位Designer說要求不要把MOS上的Via打滿，因為會造成寄生電容(Drain to Source)，
" I+ n8 @' n7 Z1 k+ I; A- @不過我覺得MOS的contact要打滿才能降低Resistance；且能將電流均勻流進Drain and Source，
不過Via不打滿電流不就無法均勻流進MOS嗎，希望前輩提供經驗或看法。

sw5722

基本上寄生電容的產生,不是各layer上下左右以及面積距離的
7 S+ r; H8 v  {, l+ O# c5 a5 ?關係嗎?(就我粗淺的了解),你可以直接問你們designer,這是
基於什麼原理,我也很想知道.

motofatfat

contact 是指連接到metal 1 的  你說ㄉ via 應該是 連接m1 m2ㄉ
如果這樣就還好 ,via 打一個就有效ㄌ

libra3333

類比電路的MOS contactS 要打滿, 這是確定的
3 Q* L6 T5 o( J& g% ]+ W( ]: HVIA1就不用打滿,一次打兩個VIA1既可,兩個打上面(S),兩個打下面(D),這樣就很平均了
2 W7 `7 u! x$ W, o; g# Y電流幾個 uA級的 MOS , 一個 VIA1就好,要良率好,那就用兩個 VIA1

7 o" U' a. R$ q" r' Y7 f8 v- V% w打太多,工時長,又不好跑線,以後改版也麻煩
  C* N( F+ R. S  `  x. C3 Q打太多,並聯可降低電阻,卻增加電容,

9 H" u% K3 j/ w/ o* l( U要流大電流,就要算 via 顆數,和 metal 寬度
2 J; \3 Y! l( B$ H+ b' M+ Q; l. n1 }via 陣列過大(用min. space) ,製程也不好.