以verilog來實做JPEG2000的DWT部分

alias

如題，目前遇到幾個問題想要請教：
首先，架構用的是lifting scheme，如圖
4 j) g7 t, N, G1 Y  H$ ^, w
# ?3 K' c' Y- P$ `* U# v7 s
+ ~$ |: T9 d  m第一個問題：
關於delay register的問題，如圖
3 I9 s4 w* N$ n& e: g
; E: Q+ F( q  p& y& L1 [經過delay register的資料都會延遲一個時脈。
0 M# u; H* e& D2 h2 b& r2 y要怎麼樣設計才能讓它呈現以下的順序：
: X' B0 y% A2 O8 z  ain_even[3:0] | 1                | 2              | Delay register
3 v9 P+ F! s- y' g---------------------------------------
in_even[0]     in_even[0]                x   in_even[0]
in_even[1]     in_even[1]  in_even[0]  in_even[1]
5 U6 b! H9 Z$ Y  H* i( u8 k( Z# {in_even[2]     in_even[2]  in_even[1]  in_even[2]
! _: `1 w2 C3 E  c- \in_even[3]     in_even[3]  in_even[2]  in_even[3]
6 L! {6 c; k4 fin_even有4bit，依序輸入1bit，第2條路徑所收到的值會存在Delay register，延遲一個時脈之後再輸出
$ f- _/ Z' S/ a' t' d  t3 n( ~0 g原本是用兩個D-FF來做，但是結果總是怪怪的.....

第二個問題：
9 Y# \0 e9 z0 V3 p+ a; W' M5 _+ p想請教圖中的加法器與乘法器要怎麼實作。
# }# w) P1 k0 m- R* j3 o( X我原本是使用以IEEE 754為標準的單精確度加法器與乘法器(32bits)，
8 i, n! `5 W- x0 _( h但是總覺得怪怪的，畢竟輸入的資料也才8bits，分成奇偶之後各4bits，
如果以32bits的加法器與乘法器去跑，跑完資料量不就大增？
7 S3 r. K$ _5 V! a: M0 Y1 W) r
) l4 h1 E! ]: O9 O; Y% d
' A8 t9 l/ F4 Z! I以上兩個問題，希望有實作過的人或是知道的高手指點一下

masonchung

even /odd 都是8-bits
5 F( i/ c- r- e# H  ]  n硬體實做對於程式浮點運算部份是要做精確度取捨

alias

可以請你再說明的清楚一點嗎？這樣子我看不是很懂你的意思...

masonchung

1.你的 even /odd 觀念有誤
2.實做的加法/乘法器是要做有限精確度分析的