以verilog來實做JPEG2000的DWT部分

alias

如題，目前遇到幾個問題想要請教：
& E3 z2 H4 l5 v; z9 k首先，架構用的是lifting scheme，如圖


第一個問題：
$ `* |( P) `7 L關於delay register的問題，如圖
) f; c2 P' ?; Q) U8 Q9 U
經過delay register的資料都會延遲一個時脈。
. ^3 A* p1 L9 r0 k% k/ w0 l要怎麼樣設計才能讓它呈現以下的順序：
in_even[3:0] | 1                | 2              | Delay register
---------------------------------------
& S1 K6 `. J: ~% v* U+ x1 iin_even[0]     in_even[0]                x   in_even[0]
6 `# g; x( S; j4 s2 ]) }  p; tin_even[1]     in_even[1]  in_even[0]  in_even[1]
in_even[2]     in_even[2]  in_even[1]  in_even[2]
in_even[3]     in_even[3]  in_even[2]  in_even[3]
in_even有4bit，依序輸入1bit，第2條路徑所收到的值會存在Delay register，延遲一個時脈之後再輸出
6 d0 b, a( i/ X/ [) w3 k& d; ]2 K( \原本是用兩個D-FF來做，但是結果總是怪怪的.....

第二個問題：
想請教圖中的加法器與乘法器要怎麼實作。
" y3 h& |" n1 L8 `我原本是使用以IEEE 754為標準的單精確度加法器與乘法器(32bits)，
; x5 A& t' ^3 w+ u, e& y. O但是總覺得怪怪的，畢竟輸入的資料也才8bits，分成奇偶之後各4bits，
如果以32bits的加法器與乘法器去跑，跑完資料量不就大增？


以上兩個問題，希望有實作過的人或是知道的高手指點一下

masonchung

1.你的 even /odd 觀念有誤
2.實做的加法/乘法器是要做有限精確度分析的

alias

可以請你再說明的清楚一點嗎？這樣子我看不是很懂你的意思...

masonchung

even /odd 都是8-bits
3 y0 F: J" t* x' `( L9 T硬體實做對於程式浮點運算部份是要做精確度取捨