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運用高容量FPGA-Virtex5 加速ASIC驗證之技術研討會

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發表於 2007-10-19 17:21:15 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
IC開發人員如何將數百萬Gate Count的設計,在FPGA上快速完成驗證與測試,並能符合time to market的要求,已是一項嚴峻的挑戰,不容忽視。

. U' E* L' r) P* e4 @8 m/ V& P0 v1 G3 u$ |6 F) G6 c# \
本次研討會,將由在FPGA驗證軟體及元件具領導地位的SynplicityXilinx共同召開。與會期間,我們將提供您業界先進的驗證技術與相關訊息,以期能為您日後開發計畫節省更多的時間與金錢。( W; J7 B: K3 T- y1 G. k
邀請對象
  @* Z' r6 |0 }8 V• ASSP, ASIC 以及 FPGA 研發人員0 R6 b9 ~, c% s* [
驗證工程人員, T6 G, Z. C) s7 b% X& _" _: d
系統(硬體)設計工程人員
" V3 u7 ~$ V' R( ~, E" k* c4 u研發暨專案經理人
) ]- A* J8 v! A3 I; Y% w# x其他對於FPGA驗證具興趣者
4 H) H1 p! x; ]: }( u( {; V7 {  m研討會目的 4 i/ z. x% k; _0 g$ R
選擇正確之FPGA型號6 m) y+ J+ x1 S, o% Z+ X. Z
針對FPGA驗證之設計考量
" y1 z6 X1 J+ x) h1 ^4 n. y! A簡易操作FPGA驗證板# n! t7 ^4 P( h+ G7 j: t2 T" g
瞭解加速FPGA驗證之技術& G! m* p% ~! v8 R
• ASIC量產的另一種選擇
: k7 C: b% x4 S/ Y研討會資訊:
" l2 l1 ?- S; t9 S期:2007111 (星期二)8 H6 W5 l7 x. p
間:下午130 530: v6 t) O" J5 U6 _
點:新竹國賓大飯店竹宣廳 (新竹市中華路二段18811)1 a" t9 i0 g2 {7 U- ~7 U/ Z' t% w( a
用:本活動免費參加,座位有限,僅開放予報名確定者。6 [9 c+ E/ C9 ]' g& g
主辦單位:Synplicity and Xilinx/ O; @0 u0 k7 ^# ^9 N
聯絡請洽:Anita Chu (taiwan@synplicity.com, +886-5321628 ext. 14)) i% }! @7 v, i
注意事項:請攜帶名片,以便參加會後抽獎。
  n" ]; [3 G4 ?) R) A" j
$ C/ [( G! m: ~/ L) d9 i6 G1 l& `) h& I3 B6 x: ]4 k) Y4 Z" e: M
0 q2 E' E) m7 r. v- ^, o. Q
議程表
2 L, o% b1 z* o8 E* a4 S
時間

5 r1 u2 f3 c2 o% C6 ^
活動內容
& T0 j! I: K* h; ~  T9 Q% c, u3 I, h
主講人
& Y7 P* D% e% S+ w$ n) }4 [' P
1:00-1:30

9 D* }- b2 L. ~0 t7 e  G: ]
Registration# i) u# H. y" b2 @. @9 X4 X
( L+ q4 a* K# i& t) n
1:30-1:35
9 J% G0 ~% I' `) ]- E+ u5 _
Introduction: Agenda, who's here,8 V+ R) i5 A' S9 T8 @. x6 Q" |5 M
what do we do?
5 {4 L( ^8 U; i" g$ R; t

3 s5 o! P* V$ h1 P4 M
1:35-2:05

. ~' e4 ?2 W, _& x; @
Key) t/ i; r* t* h$ e; e+ F; O" i
Note: Why prototype?
0 R6 N4 L: n$ Z* C. `) Y: S& w4 B0 YASIC Verification Options
- J8 U. `- E3 f8 S: D# T1 c& o* [
Ashok Kulkarni,Technical
+ ^! t8 \2 \0 ^- H$ [3 IMarketing, Synplicity
' }  v9 |' f3 X3 ~
2:05-2:50

3 P& g& C: }9 ]7 W4 t' r
V5 for ASIC Prototype; h0 L: W! D: r( b  a
Simon Ho, Corporate Solution marketing Manager, Xilinx' z* [+ _1 G& e6 p) ?
2:50-3:10
4 c' Y$ ~5 m+ G0 A
Break
5 W* W8 @7 y, H$ A
% ?# e4 M. ?2 |8 l$ K- b+ o
3:10-3:55

6 `7 ]4 V1 s# W% B% i/ x# u7 |
Creating a platform around you FPGA(s) # w. @* Z, D$ a8 X* ~2 I7 {, l
Ashok Kulkarni,Technical, A3 _/ l) @/ \. K
Marketing, Synplicity
& L# u* _/ U4 ^5 F2 a2 b, S$ ?
3:55-4:25

/ i! ~% T3 t) [9 g6 _+ i
Faster FPGA Implementation
2 x3 S2 M4 }$ f" j
Simon Ho, Corporate Solution marketing Manager, Xilinx( Q# d0 e. h0 Q' {) w
4:25-5:00

+ G1 E$ R6 ?, S: O
Making the ASIC design ready for FPGA - HAPS live flow demo( c5 L) t% ~9 U6 H4 x
Freddy Lin, ASIC Verification Specialist, Synplicity Taiwan0 A+ p* z$ q! W/ s) K
5:00-5:30

7 Z9 m' [! ]# Y0 L2 C( \
Q&A, Lucky Draw and Wrap-up
" r5 o9 P6 w  N) P6 h* \! ^
All
$ V% g: s2 {6 O8 {* D; i" o6 y/ K
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