MOS承受電壓的問題

monkeybad

請問一下各位
一般MOS假如是for 3.3V的製程 那表示MOS的最高電壓只能承受3.3V
那請問這個限制是只有對閘極跟其他極點的電壓差而已嗎 還是所有電壓差都不能超過3.3V?
換句話說一顆MOS有 D G S B四個極點
那是不是只有VGS VGD VGB這電壓不能超過3.3V(因為怕閘極被打穿)
對於VDS VDB VSB這些電壓有沒有限制呢?
6 {$ l# G0 D5 n* i6 T提這個問題主要是因為晶圓廠製程通常只能包含兩個電壓 就是1.2v和3.3v 或是 1.2v和5v
/ T  f2 j8 _3 k. n好像沒有提供三種電壓都可以的製程
& P4 U# u1 U# x- p4 A) `8 {那現在我想要做一顆PGA 只能用3.3v的MOS來做 但是輸出電壓範圍為1V到4V 要求要有至少8bit以上的線性度
頻率為20MEG左右 放大倍數為1-2.5倍可調整
1 l1 S( |8 W$ G4 G; g
5 Z4 v, b2 b: T. ?+ ]- w6 ]) X[ 本帖最後由 monkeybad 於 2007-10-12 12:04 PM 編輯 ]

李鐏鐶

老實說，
你問的問題很廣，
: b$ A, M! l7 S+ V6 D會根據不一樣的條件，
' \6 d/ d) F' S: y0 f9 P9 h9 A% e' J而有不同的答案。

以nmos，body=source=ground的例子來說，
, _5 O) S, s6 m) }8 Q; C3 f7 X
/ U* f! }1 G! h  T  H(1) 如果gate=ground，nmos turn off，
. y# y6 S* i4 S  D3 A3 p如果vdg的壓差不會讓gate-oxide breakdown的話，
一般來說，應該不會，
因為SiO2的critical electric field滿大的，
$ P+ V1 e6 E& V( W% S) B5 L  {3.3V device gate oxide還滿厚的。
vds最大值就是其寄生n+/p-sub/n+ bjt的breakdown voltage，
這個值通常很大，
+ A& i( K4 n/ y) G: @因為body=source=ground。
2 j7 Q/ H2 J; Y1 W- R9 |1 J另外，如果channel length比較短，
這個值 "可能" 會跟channel length有關，
1 R3 r2 k) F2 u; ?但如果channel length大到某種程度後，
應該也沒影響力了。
2 Q" N9 E. J* _( ~, P4 Q% F
2 T; h; C4 @& k(2) 如果gate=bias voltage，
這顆nmos可能當current source使用，
* J; t6 B! Q; J4 x: t9 E這時候就要考慮其hot-electron的效應，
& t* G: i1 ?0 y, D因為單位面積的current可能滿大的，
" a& ?6 e9 [" x+ b8 Y! F0 t+ j而vgd也不小。
6 P9 P) R& D$ r% n* ^- w
(3) 如果gate=darin=high-voltage，
5 N: P7 H/ d$ s% u. ]這樣的單位電流會大到不行吧!
Id = kn'W/L * (vgs-vt)2
( H9 S2 s* x& a+ J
所以通常是case2會是要考慮的問題，
不過hot-electron就是可靠度的問題囉。
n.n

syracuse

我想這個電壓一般是代表vds
; B; Y) T4 u- l4 A% e相信每一個制程都會給出每一個mos管的工作和擊穿電壓的
需要的時候查詢一下就好了

ywliaob

這個電壓是晶圓廠保證的規範
: W% t8 W! _& o1 V# {一般是指 Vds and Vgs 的最大操作電壓 (S,B接地)
你要操作在大於這個電壓之外也是可以 但是風險自負
比如說 reliability and performance
& `* R+ X0 a2 s3 i: n晶圓廠只保證在他們規範的操作電壓內 device是沒有問題的
. [9 U0 k5 I8 p  V% x3.3V的device要用4V操作,理論上是可行的
6 P$ `( n* ?) e/ t4 Z+ E因為晶圓廠對device SPEC都會有margine

monkeybad

那再請問一下
. ~6 l7 p6 p) p# FVgs太大會把閘極的gate打穿
那假如Vds大太的話 會對MOS有什麼影響呢?
如果把L弄大一點 會不會比較能承受較大的Vds?

ywliaob

Vds 太大 只要不超過他的breakdown voltage (3.3V device 大概7V)
! u- T8 |- m' Q0 U4 pdevice 仍然可以操作 但是會有一些問題自己要去評估
如 CLM 造成的Idsat 是否穩定, 元件可靠度可以超過10年嗎 (DC)
8 t7 A2 W& e4 w5 @' u2 h有可能元件仍然可以操作但是 一天之後就掛了
基本上 好的device增加L 並不會增加BV
( F. n, S+ l) ^! _; J6 O除非是punchthrough 情況下 增加L 才會增大BV~~~
延長contact 至poly的距離 可以增加 BV 有點類似 LDD的功用

ainge

If you can see the TSMC on-line reliability information,
You will find that there are two major fators as VDD is larger than 3.3V
The first is GOI and the other is HCI.
: A. ?# z+ Z- m: [+ dGOI is related to Vgs bias, and HCI is related Vds bias.
HCI issue can be improved by increase L length. Because this can reduce hot carrier effect in MOS channel.
# P# \! u: N: jBut GOI issue don't have effective to overcome it. GOI is also related to the total gate oxide area size. if you can reduce total gate oxide area size, this factor can be improved.
If you use tsmc 0.18um process 3.3 component, 3.9V may be well used.

monkeybad

OP的MOS都是SMIC0.13 for 3.3V製程
為了要讓輸出Swing能到4V和1V 我OP的VDD拉高到5V 然後我為了閃VDS的rule
- m2 y; b: C2 f. @4 r- u) a# E7 c$ C在上面又多疊接一級PMOS 經過模擬後檢查每顆MOS的VGS,VDS 都有小於3.5V
- `1 C3 ?" R3 F6 U% @) ~VIDEO Buffer採用Inverting的接法 放大兩倍
請問這樣會有問題嗎?
& b6 z# f9 F5 h0 e: o+ `) i# G- _
[ 本帖最後由 monkeybad 於 2007-10-26 10:44 AM 編輯 ]

wuwen

Again, below is based upon my first glance of the circuit.
7 U) @, L$ W: V2 A$ T# ~6 F
The PMOS on the left hand leg  is diode connected, hence, the operating points
2 [5 z9 Y; w9 b; }4 }of this circuit would be determined  by the tail current of the OPAMP.
, j' a8 u1 l' `* c  g
8 p& K8 C7 V( c# ]9 A5 m3 TAgain, if you need to power down this circuit, high voltage protection would be challenging.

monkeybad

Hi! WUWEN
/ O$ J9 L. X8 X0 ^Yes, you're right that to power down this circuit is a problem.
: Y; L3 C9 Q: ^6 ^2 {Thanks for reminding me this issue.
A straight way I think is that directly turn off the 5V-VDD to 0.
But this may need a separated power line.

. [2 F8 j/ m4 ^% }* H+ V. Z[ 本帖最後由 monkeybad 於 2007-10-31 03:41 PM 編輯 ]

yhchang

想要增加 MOS的耐壓程度  以我目前所知, 可以朝兩個方向去思考
1. 使用 厚oxide的 device
* A$ v, @' q* t2. 提高該MOS的 channel length

9 p; g* R+ g- o0 a5 n3 s/ e在你的chip當中 輸入輸出介面 MOS的 drain與source比較有機會接到高壓
0 k: ~( k) U- [1 u2 `' ?  W所以一定要用 厚oxide的 MOS 並且提高 Length到一定的程度 ( 大概是
  Q* O  ]% G" S0 r& h. W$ Y( Lminimum length的2倍到3倍)  這樣才可以防止 hot-carrier effect.
- N/ O( }/ P& L* s
所以在設計一個CHIP前  要先想好 哪些BLOCK 有可能會接高壓
. z4 _( g# _+ i/ f哪些不會,  接電壓的就可以用 minimum length的MOS 以及 薄oxide的
MOS來設計電路.

AIC6632

應該是任何一個端點壓差不能超過3.3V
2 C% s1 X# g* t$ b不過有些component會有特別設計
2 q3 O( T( d7 K/ W請看design rule比較正確

江順均@FB

多謝大大的分享 已了解許多