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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › 負載為大電容時的buffer設計
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[問題求助] 負載為大電容時的buffer設計

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1#
發表於 2007-10-9 18:09:22 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
當輸出端無法推大電容時需要在多加buffer
! [" ?4 j7 B7 Y- ^: r# [6 f6 J請問此buffer要如何設計?!
9 u$ R& K$ b9 H( o( V  ]確切的流程為何?!$ x9 D2 ^3 x( T: u' a# [  ^
謝謝大家^^

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m851055
2#
發表於 2007-10-10 06:07:13 | 只看該作者
一般為第一級M=1 第二級 M=2 第三級 M=3 第四級 M=4 ........，必須注意需為偶數。

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3#
 樓主| 發表於 2007-10-10 14:19:37 | 只看該作者
不是應該要看電容的大小來決定每一級mos的大小嗎?!8 R. @" C. b& K& t* l- A5 H
謝謝回答喔!!
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m851055
4#
發表於 2007-10-10 14:30:22 | 只看該作者

回復 3# 的帖子

你應該是指Length及width吧，如果是length、width建議作spice sim。

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5#
 樓主| 發表於 2007-10-10 16:33:33 | 只看該作者
嗯嗯~沒錯!' ]4 @5 ~- |" J: `
那要怎麼模擬呢?!. }2 |9 l- d" x" Z0 h0 P# P
假設負載為5pf
% W* k9 s6 }; `" V5 ^但現在電路的輸出只推的動1pf
7 p% y; O' @8 C0 U8 [- ?0 U那我的buffer該怎麼設計呢?!
, m5 A0 Q2 I) p9 P' b+ g, ~謝謝回答!!
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m851055
6#
發表於 2007-10-10 17:41:52 | 只看該作者

回復 5# 的帖子

你是指不會模擬軟體嗎?還是你不會參數測定?( t7 _; H7 ]4 V- r- ]4 a5 u9 U
% \5 Z; ]+ q1 m4 U, }4 A: @
如果只是參數設定的畫一般MOS只有length  width  M就足夠了如果不夠就多加幾級或M數提高
4 V+ H; p! P" N  I2 }6 `/ q2 e# m1 \$ U5 i# @( d  m
或者直接用MOS設計一個電路去加大電流

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7#
 樓主| 發表於 2007-10-11 02:00:08 | 只看該作者
不是軟體耶...
4 A6 M* W8 J/ \0 k我的問題是+ O  }, Q" Q, L& X% ~
每一極inverter(也就是buffer)的 pmos & nmos的size# ?* V2 n' Q  y6 G! m, O$ g
該怎麼去求?!
0 m, q/ f! b9 s8 g$ L我記的好像是跟電路輸出端能呈受的電容大小 & 要掛的負載電容多大有關
- g. v8 X+ h& H4 Z  iex:假設現在的電路輸出端可以承受1pf的loading" M: ]& a9 L! j
   但如果是要改成推5pf的loading( o1 C$ g: j2 K& z' D# g0 {
   那buffer size該怎麼設計?!
% I$ Z% y* f( o& y/ D8 U/ ~   我知道要設計成偶數級
3 T# {, d2 r; m* I% g    那每一級跟每一級間mos的size是成倍數關係嗎?!倍數是?!
. S$ F9 G$ ^8 x/ @   開始推的第一級size又是多少呢?!
1 c; _" C9 e" J3 G0 Q& W/ B謝謝回答!!
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m851055
8#
發表於 2007-10-11 21:36:21 | 只看該作者

回復 7# 的帖子

你所說的問題在spice ，就可以try出來了，你這樣問感覺很奇怪。
) K0 u- |1 b0 O# I# m/ i- V) z, `# h# t
. n0 J3 Y$ ^( \4 O" G6 I+ c! Z2 z
一般length為最小值，PMOS之width為NMOS之width的2-3倍。你可以try PMOS width=8 NMOS width=4試試看。
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sjhor
9#
發表於 2007-10-12 09:09:51 | 只看該作者
這個應該是很苦老的問題了!!
1 F; O( s" w+ _# Y5 S9 C1 f" `4 z我記得吳重雨老師曾經敎過!' Q- ^, m; W* A* o
最佳的倍數是 e 約等於  2.78倍!!$ j& O7 D+ a" X: b* K3 ^4 N. x
目前常用的是 3 ~ 4 倍!!
' F8 E8 K2 o* d: K4 V2 D  B最好是看你的 rising  & falling time 與 total delay time 的 simulation 來決定!!  比較好!!4 s5 ]; h  q9 P' r2 s' _
而且此 Buffer 也不要串太多比較好!!
1 v) }; u; ^, t3 y/ B. W; \( Q3 ~+ ?' Z# _  w) A1 B. o) w% d
此篇應該放到  analog 版比較適合唷!!
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yhchang
10#
發表於 2008-2-3 10:51:13 | 只看該作者

回復 1# 的帖子

這問題在一些 VLSI Design 的課本上會提到( `! w+ C6 J( M' V) l* _2 x' L  ~

$ P6 k% s; e* L; A% d" P與9樓所說的相同   Inverter  做Buffer來推動時
# k5 l4 e1 z: P" U  w一定是偶數級來推動1 m/ J# h& }2 _& F- w5 s
倍率上  用數學公式求到的  最佳化的 Inverter delay optimal的值就是e
1 b1 ?! d  e% W, B) J: l& \' s也就是 2.71828.....
9 F* o; i) Y. K: }2 H  M' G9 m但實質上 電路的使用
% s# v5 z2 B/ |" x譬如我們  多半都是  2倍到4倍之間
- v7 v+ ]' a* |7 _; H比如 第一級是    2/1   倍數是 3倍的話" l" d3 {8 A9 G2 n2 D
第二級就是  6/3   第三級是  18/9   以此類推6 ]1 ^. {) N5 L7 t, E# T
推動到  你最後一級的  推Loading的 slope 在  0.5-0.8ns上下3 S" \7 Y. z8 _
然後使用的總面積也不會太大的情況下9 G# w) m. C  Z! ~; }
就是一個最佳的Buffer推動方式
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Shouwei
11#
發表於 2008-2-3 11:59:40 | 只看該作者
恩，樓上的板主都說得很清楚了(俗稱這種buffer為taped buffer or supper buffer)7 v- y- _& k! _+ S
大部分還是用3就好了! S9 Q! r2 s9 f6 r7 r
記得layout時要很注意哦~因為越往後面，mos高度越高% f: R: _% M8 u" [* q4 G
建議使用finger type來畫後面的mos讓大家的mos都跟第一級一樣高
+ w+ N; u' S  U7 H然後contact多打幾個，特別是在輸入、輸出端8 `  e9 h% u3 p( N
metal打大片一點
# c7 F: G( m, @6 K+ K0 G+ y畢竟大size的buffer流過的電流較大9 a& F0 _' h( A% }' ^! _1 B
會有dc power的問題
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12#
發表於 2008-2-19 18:07:59 | 只看該作者
喔~~了解囉~~多謝大大的解答唷~~~謝謝你~感謝你
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