【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？

sohappy

我的毕业论文是在Cadence上做一个LNA，本来图做好了，仿真也完成了，这个礼拜就
要交实习报告了，老师昨天才通知我，要我再做个LAYOUT，然后把仿真结果对比一
" @; P+ M7 L' j下，可是我之前一点儿都没学过 LAYOUT，做出来的东西错误一大堆，我也看不懂，已经没有太多
$ d7 U$ Y! o1 Q, x/ u4 Q7 h的时间去翻资料了，还请各位哥哥姐姐帮帮我啊！！！
错误如下：


( _& c: M- b! o4 W; g1 R# errors Violated Rules
$ ]3 V- y+ j+ h5 o( a9 @, A2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections
7 J  G8 G6 t4 S: F4   Label/Pin is on a net with a different name
8 m9 }' K7 D& P* f6 n7 p1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
; V6 M  V* J2 L0 g6 N1   M4R1 Minimum density of MET4 area [%] =30
/ M5 n- j" D" E1   POC1 Minimum POLY1 to DIFF spacing = 0.2
13 Total errors found

m851055

1   M1R1 Minimum density of MET1 area [%] =30
-->MET1佔總面積須超過30%
+ c0 Y" k; r+ A2 h$ ?, D! a( o
6 r4 L: p# Z% h1   M2R1 Minimum density of MET2 area [%] =30

. B* g  ~  c& @) }' i8 U; n7 Q-->MET2佔總面積須超過30%
$ `4 p" V& P8 `9 P) }
. R: O6 Z  Y- t5 F' x. }; V) R1   M3R1 Minimum density of MET3 area [%] =30
: a& c' m; C+ C* n! Y6 q
3 }4 r; s0 P* p% z; ^-->MET3佔總面積須超過30%

( M( @# ~5 t4 y4 [! u1   M4R1 Minimum density of MET4 area [%] =30

: R0 D  x) N  d6 F-->MET4佔總面積須超過30%
4 [4 T, [$ ]( e; ^. r* w
1   POC1 Minimum POLY1 to DIFF spacing = 0.2

' n3 s+ x0 [: J& p0 q--->Poly to Active的spacing須大於0.2um

Oo海闊天空oO

--------------------------------------------------------------------------------------------------------
! a9 j# |1 Z; {* u' ~5 \) W1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
; U: V" S& T7 d1   M3R1 Minimum density of MET3 area [%] =30
0 V% H- y* c+ E* V0 }. {1   M4R1 Minimum density of MET4 area [%] =30
1   POC1 Minimum POLY1 to DIFF spacing = 0.2
-------------------------------------------------------------------------------------------------------
這些只是密度的問題...
' Z0 ^0 {7 u- c, r1 b製程廠通常會要求...整個Chip中..metal1~4還有Poly的面積必須達到某個標準..
2 G7 _) _8 ]  i0 P. m但若您沒有要下線tap-out的話..這些應該是不需要考慮...
但如果你要避免的話...
) G% J9 s# A1 X) S7 D2 |  m, W可以自行自做一個dummycell..
這一個dummycell是由metal1~4還有Poly組成...每個大小都是2um*5um
9 R$ a2 x, I, x3 w5 g9 l# z  b就是將五塊相同大小的metal1~4還有Poly疊在一起..組成一個cell...
* b/ v9 n8 i- D9 _. t: k! \利用這個cell...將使用密度捕齊即可...

. h8 C( h: K/ S4 k4 G, ?
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
-->這一個問題..我想是MOS的Body距離MOS太遠...造成的錯誤..
" y; Z& R- z8 N3 ?! i( z    在發生錯誤的地方...多補一點Body應該就可以了...

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1   Figure Causing Multiple Stamped Connections
- v5 f) S* e8 R2 u  M0 i- R1   Figure Having Multiple Stamped Connections
4   Label/Pin is on a net with a different name
---------------------------------------------------------------------------
這些應該都是相同的問題....
4 l3 i4 K) y, D& x應該是你當初layout的時候...PIN腳沒有用好...
造成重複命名...
建議先檢查你的電路圖後...在比對你layout內的PIN腳..
是否有重複命名..

wlyi0928

這裡應該是您把DRC和LVS的error放一起講了,
0 G) @0 q5 k2 K; k我把兩種error分開來解釋好了.
以下先講DRC的error.
. d0 \- I. I  N
$ l  Z( B, o9 [- y/ L8 K# S; _====================DRC Error=====================
7 H! U) G8 |$ Z$ \! `2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20

若是在我們這裡經常使用CIC提供的TSMC 0.35um製程的話,
2 U2 s( {  M1 [: v此類錯誤在DRC驗證時就會出現了,
( T+ G6 {; i! z# ]5 ]不過這要看rule是怎麼寫的, 它其實並沒有一定得在做何種驗證時出現的必然性,
只是我自己把它歸在DRC Error而已.
1 j, y! V. r( G$ R! |3 F上面這一條, 根據我長久以來的觀察結果...通常都是佈局者忘記打substrate contact了.
6 V1 _! ]: m$ X* x5 v) j' c$ [. q如果DRC hightlight跑出來亮的是一大片的話, 那就是您忘記打substrate contact了.
/ a6 j6 ^* M' W5 A6 c但也有可能像海闊天空大大說的...您或許有nmos或n-type device的substrate contact離device本身大於20um所致.
0 ?( w7 |* Z" N0 M2 c3 E8 g
1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
0 V4 V/ `4 Z0 ]1 e1   M3R1 Minimum density of MET3 area [%] =30
1   M4R1 Minimum density of MET4 area [%] =30
) @& Z# n6 I  k; f% P% B
以上四條, 同樣如海闊天空大大所說, 為metal density的問題.
! f- z4 o; i( K+ c  F為確保製程良率, foundry通常會制定這樣的rule,
7 U% B  b0 n4 [8 I不過到底是不是您要自己把metal density補到夠, 或是它們是可以忽略的"假錯",
; X8 n! |/ j7 d以及要用來補metal density的dummy cell的size及其所需間隔的space,
9 G1 u$ v8 b6 l) k4 |! a- s9 P則需視您所使用的製程(哪家foundry? 多少的製程?)來決定, Design Rule裡面通常會有的,
應該在蠻後面的地方, 您可以翻Design Rule看看.
  H( N/ h8 e* a1 m" Y, R
1   POC1 Minimum POLY1 to DIFF spacing = 0.2

! ?/ k7 ^% W2 [0 r4 }- ^上面這條呢, 是講說您的POLY1與DIFF的space小於0.2了,
用RVE 把發生錯誤的地方highlight起來, 您應該就能看到錯誤發生在哪裡了.
個人猜想, 以及根據經驗的猜測呢...
很有可能是endcap轉彎要打poly contact的地方與DIFF的space小於0.2的關係,
/ w1 A8 q% o; P, j& g% }, U' P或者是用POLY1繞的線與其旁邊的DIFF的space小於0.2...諸如此類的關係,
而此點與上述的metal density無關, 是一定要修改的DRC Error.
1 [) }. d4 A" g) L. ^1 ^
: {8 \7 v. k, H====================LVS Error=====================
% P. @6 L3 k6 ^  A/ b$ E再來是LVS的Error:

4   Label/Pin is on a net with a different name
1 b9 Z8 Z+ b9 R7 k4 P9 ^. j; Y
這一條的話呢, 看來您是在同一條metal線上, 打了兩個不同名字的pin了.
- m) }0 o2 u; q- Y廣義的來說, 一條metal線(或應該說是一個節點),
. \- c! b! Z# A" z絕對只能有一個名字, 也就是它就應該只能打一個pin,
我想可能也不見得要檢查電路圖...雖然說是我的話我可能也還是會看一下電路圖啦...
& _2 o/ w/ a- l$ R或許請您到佈局裡面看看那些metal線上是否發生了一條metal上面有不只一個pin這樣的問題,
那麼這一條error應該就能夠解決了.

* S1 M. {" X5 g- l9 G* |1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections
  {; F8 e. z, H% [. v, E6 L
# y. C' _+ z8 ~, F' d* m這兩條的話呢, 如果沒有意外的話,
其實也如海闊天空大大所說, 其實跟上面那一條是基本上一樣的...
所以若是您解決了上面LVS的第一條Label/Pin的問題之後,
照理說這兩條就不應該再出現了,
若有再出現的話, 就要看它們是否還有再搭配其它的error存在了.
7 c6 U3 {$ |% p% J5 I, `/ s
最後補充一點點東西...
看您發問時候的問題排版, ERC那條排在最上面,
所以我猜有這幾種情況:
1. 或許您的ERC驗證是另外做的, 不像我們跑的LVS驗證裡就有含ERC rule了.
2. 又或許您的ERC含在LVS驗證裡, 兩種一起做的, 所以它會和LVS Error排在一起.
3. 還是我想太多, 只是您把各種Error混著排罷了, 它們的位置本身是沒關係的呢? 呵呵...
! F1 M+ g6 G4 m( [
2 ]+ E. [' {; a: A8 R5 F一點點經驗, 希望有幫上您的忙!!