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[問題求助] 請問那裡有op amp的layout圖及反相器各材質間關係的介紹

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1#
發表於 2007-8-20 15:47:06 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
因為學校教我們第一次畫反相器時,各層材質之間的關係 是由學長帶 並且學長自已本身就講的就是非常的馬馬虎虎不是很清楚。. f' e# p7 a; t
而畫過反相器後 我們才知道1棵cmos 原來就是要這樣畫都已記憶了畫法,但如果等到工作面試要詳細介紹各層材質間的關係及各材質是8 y; X2 H! @3 G' R) d* O) H
什麼? 這點 我就非常擔心了!因為已把結構就像畫圖一樣記起來 一棵n型或p型電晶體固定就是要這樣畫早變成記憶 。
" s4 K1 b: }2 Q8 n. d9 S所以請問那裡有資訊有特別介紹關係嗎?
/ K, U& S% o" D& {  H% U  @; b" ?還有另外那裡有op amp的schematic圖及layout圖5 O+ {6 L1 f; j6 V
小妹我手邊的書並沒介紹到op為例子的圖 ,但想要問一下 先進們網站上那裡有提供 麻煩一下謝謝^^
' ]8 l2 j& t' u- T3 v(另外含有介紹op amp各層材質間的結構,這樣才好記憶這元件畫法)
( h. j. \3 V; S" t5 ~; Y
, V* y+ p, D. o[ 本帖最後由 君婷 於 2007-8-20 03:50 PM 編輯 ]

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2#
發表於 2007-8-22 15:28:13 | 只看該作者
我想~~0 T0 J. ]0 C& O( e
每個電路的LAYOUT都沒有所謂的固定畫法
3 h- p2 I: l% Y+ R3 Z% t全憑個人的經驗和熟悉怎樣的畫法~~- d( T) [4 u9 n  S$ ^
因此所謂的反向器畫法~~
1 E. J7 q8 l4 w! _6 B6 W. o) C也並不一定要遵照講義上的畫法- P1 Q3 O$ c3 k6 {/ I
只要是面積小..寄生效應可以降到最低..
1 T. r+ j' |, A" U4 Q; S3 }0 V4 l就是好的畫法..
' x+ n# f+ D  N5 O- r  B: t3 L4 S5 O, `( K' Z9 D% ?: V- N: b5 k& h
如果要參考的話...- }: F- L2 W) e; s6 b( ~2 R. y; M

" K, }( r8 u8 A- K下面有一篇矽拓科技的LAYOUT研討會電子檔
) W, _/ |3 `" e可以提供給您參考..
8 S$ Z: `* G6 ]* @6 S裡面有比較常用的排法...
  m( ]. Z* m: C- C7 A! w  O, Y+ D2 @但是還是要說...
' C/ I+ Z/ M8 n# n! c0 U; M那些排法並非固定...8 O" f. u1 d3 t2 q
但是入門時...必定是照著別人的畫法..
. z4 S7 j4 A5 N- \: D1 S6 |% T熟悉之後...只要了解如何避免或降低寄生效應..
- h+ M2 v+ ^0 C3 C9 S相信您可以發展出自己熟悉的畫法
4 b& ?/ ]! g) J  B3 B2 x: E; j% M; f/ H$ M) h0 d8 ]
[ 本帖最後由 jiming 於 2007-8-23 08:52 AM 編輯 ]

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3#
發表於 2007-8-22 17:20:04 | 只看該作者
As a senior layout engineer, i would like to say something * Q6 O5 Z& f8 u* m% e$ Y

" x9 I5 D8 L1 x9 l  r, C4 y$ |( @Basiclly, you can study the standard cell layout of TSMC or other foundries, which are common layout style. Indeed, in analog layout, more expirence are needed, what you need is just a practical project

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4#
 樓主| 發表於 2007-8-23 00:43:20 | 只看該作者
了解如何避免或降低寄生效應 乃是畫各元件主要目的 ,原來如此...
. Z& Z! h) K- z# `所以各公司都有自已要求的畫法是吧^^2 v% z  Y& ?  f$ B* |- r
至於樓下那位的建議似乎 我自已也常對人說 好像有說與沒說完全一樣,提供一點點思考方向也沒有! 還是謝謝這位資深佈局工程師的建議   3q
5#
發表於 2007-8-23 19:21:53 | 只看該作者
你應該想問各層間的關係吧
! `$ R$ I: J$ r: R) v7 x6 {9 i: ~( d+ z9 @' o9 n
NMOS從P-sub 開始-->Active--> N+ --> Gox --> Poly --> PMD  --> Poly Contact/Active Contact-->Metal1(一般是Al) -->Via-->Metal2
, O/ C. L4 r+ P: a
" E6 n4 ?6 K9 R" e1 XPMOS從NWell 開始--> Active-->P+ --> Gox --> Poly --> PMD  --> Poly Contact/Active Contact-->Metal1(一般是Al) -->Via-->Metal22 I9 t6 Q9 _& B- h
2 w+ }; M4 E$ H: j1 q+ ]. Q
0 h1 V& G+ s- H; M; n2 Z! `: f" U* t% ~/ k
connect (Poly,Metal1,PolyContact)
8 u# Z, K2 b, n7 o4 f; I- ^connect (N+ Active,Metal1,ActiveContact)5 V$ g( g- V5 K# B; o1 X9 d, q3 _3 L* {
connect (P+ Active,Metal1,ActiveContact)
# R# R* S% W4 y  r) Wconnect (Metal2,Metal1,Via1)
! `6 X; {. \& C2 }* w) `2 i1 r# O) m+ X
只要熟析剖面圖上述就可知道了,不用去背。& b* o* ^4 ~$ j7 t$ Q
另外你是畫layout,不會考材質啦
/ d3 ?2 d: O8 d/ }$ T2 g- x0 }( [8 J. a* W0 n; T7 `- F. p
以上是相關資料供您參考
6#
發表於 2007-8-24 11:26:18 | 只看該作者
您好,我最近学习版图也碰到不少问题,想向工作过的人请教。
$ ~; n: b2 K" a4 N* ^5 Q延着哪个问题
$ D0 j# o  v1 R  _  D, j% }. \3 r' KCB  CBD UBM RPO NTN PLMIDE FUSE DNW VTMP VTMN RHI分别是什么层。
, R8 I+ b% p7 Y; C5 g( ?' T. V  U一直没搞明白。希望能不吝赐教。
7#
發表於 2007-8-24 20:32:16 | 只看該作者
CB-->指的是PAD layer,一般作為Bonding PAD的定義範圍,且為倒數2層metal的連接孔。
1 p* j- l, m9 G) S7 P( M" d/ T; N$ pUBM-->一般只的是最上層金屬,或為Au targe。
& X9 e- |+ K, B* ?) VFuse-->ㄧ般用poly1 poly2 或metal
  _* S6 W! z2 v) FVTMP-->為PMOS 用的參雜
9 P2 _( S- M. I7 ?6 u; E7 lVTMN-->為NMOS 用的參雜

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world776 + 3 + 3 多谢指点

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8#
發表於 2007-8-24 21:55:11 | 只看該作者
想到2個
! Q8 P! ^" j- r# J. B$ K
1 D& `( u! ]4 v  u- \- kRPO--> 我看過是指Poly電阻一般用Poly2
: [5 f: B, d+ v" ^1 N9 ]6 zDNW-->指的是deep Nwell(深層的NWell)
9#
發表於 2007-8-25 00:15:04 | 只看該作者
太感谢了
10#
發表於 2007-8-27 11:02:59 | 只看該作者
看来我的回答另大家不满意啊 那我再详细说一下我的想法啦:
  i, m' J3 \( t+ p3 X7 {
) a! i  o/ \& h6 F+ E" f. `如果只是简单的学习layout的流程,那么可以找一个实际的工艺,至少要有工艺文件也就是technology file,在这个文件里你可以看到工艺包含的layer;还有如果要画一个可以生产的layout,那么还需要design rules manual;最后需要的就是verification tools and rules了
+ W/ d! s. L' N3 ~  a$ m
; B) Z& L3 K: q/ a. v& k楼主问到的问题可以去:www.edaboard.com
3 ~* A& |! u, u3 k. [# B
) t1 T" a9 ~9 b3 p  X那是一个不错的论坛,你可以search到很多有用的资料4 ^6 L: p0 \9 C. f' u+ j. L

0 o: L) x) x6 D* ]" d" d3 J* q. \

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world776 + 3 + 3 感谢指点和&#3121

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11#
發表於 2007-8-28 22:55:08 | 只看該作者
謝謝你的資料,但是我的閱讀權限太小不過還是謝謝您了

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jianping + 15 + 15 Good answer!

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12#
發表於 2007-9-1 20:37:42 | 只看該作者

回復 #11 SANSUI0304 的帖子

jianping  ?????+ S1 k% u& p: j# ?# S- c# n
* V; G5 ^# l0 E, l1 s* R! B; x
評分很奇怪,看不出哪裡是Good answer!
13#
發表於 2007-9-3 17:35:46 | 只看該作者

ganxie

好多自己不知道或者不熟悉的东西,                                 ; ~7 g/ ^/ _, D6 _! w7 x4 H
谢谢大家了
14#
發表於 2007-10-24 13:40:17 | 只看該作者
Layout的學問真是深不可測,沒有進入這領域,不知其中奧妙
15#
發表於 2008-2-2 12:50:42 | 只看該作者
電路都可以利用到最少空間不是那麼簡單耶
16#
發表於 2008-2-2 14:43:12 | 只看該作者

回復 11# 的帖子

我也無法了解 11樓的回覆  Why 可以得到
7 ]- [' X! Z2 S' j; V: K& `這麼多的感謝  與這麼多的RDB ???
/ T/ Z+ w/ @1 i6 y) M# g: E7 A, Z3 o5 ?% n1 E$ R# Q6 v: h0 W& k+ h
依我來看  3樓的回覆算是很好的建議1 l  c: W. f. C" y: e5 D( L
TSMC的 Cell Library其實也是經過 精簡再精簡的畫法
1 V: P" X* Q" n/ J入門者去參考  自然可以從不會說話的 Cell Library上
. R" w. y9 Z- k4 t5 F, Y7 k學習到一些有用的技巧
9 j( J7 c1 F- i5 [2 ^" b3 `/ q# q3 o3 T& Z. L8 T8 R" z$ b
[ 本帖最後由 yhchang 於 2008-2-2 02:45 PM 編輯 ]
17#
發表於 2008-12-16 23:13:17 | 只看該作者
要在什么用户组才可以与大家共享知识呢 * A+ K8 ~9 B5 X4 @3 G% A' Y$ Q1 d0 \
希望班组能告诉并支持我,十分感谢
18#
發表於 2009-8-11 13:17:14 | 只看該作者
我想對一個layout新手來說
7 Y6 J. k' F9 @9 ]" n能有更多的前人心血結晶來參考
9 i7 k4 C' g( n3 G9 a應該能更快進入狀況內吧- X, W  j& l- J) M% h

4 Z, u9 k* E. k3 i# s/ v感謝樓上幾位大大的不吝分享!
19#
發表於 2009-10-23 21:10:43 | 只看該作者
感謝分享好資料,可惜我沒有錢可以買= =
7 U7 c3 x, O. R0 P/ C7 |0 t錢花得太快了,又賺的太慢.....
20#
發表於 2009-11-14 17:11:20 | 只看該作者
好多不知道不熟悉的東西4 V3 V4 ~3 W, [) ]- a/ X
謝謝大家的告知- c# X0 J1 _" [4 n' j9 s( N
又學到了很多
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