模擬OP時close loop出現奇怪的振盪現象

Bookert0921

大家好：

1 B- k( Q7 B, L2 s  h$ [小弟現在在模擬一個Folded cascode two stage的OP
其open loop的響應一切正常，增益約為90dB，PM=70度
9 P$ o5 x$ E' W/ H3 J$ `但是把它接成close loop測試其settling時出現奇妙的振盪問題
已經debug兩三天，實在找不出原因，之前用傳統two stage架構沒遇過這種現象
不知道是架構選取的問題，還是有哪些原因是沒考慮到的
, D7 c: _2 `6 B5 r0 U7 b* Z煩請專家們抽空給點意見，謝謝

( _' K7 f9 Z; s9 J' d* B) \架構如圖:
% O5 u4 n$ J7 [! |4 Z1 ^
6 ^; h& N6 i: ~) G3 G
- p$ Z! g" w/ T" {$ t$ u8 ~其響應如下:
7 V2 U6 T' x* z- K

Zuman

我的理解还是phase marge的原因，这种情况的发生是因为你是用线性区的mos做调零电阻，在扫输入电压的时候，在接近VDD的时候CC与RC（MOS电阻）形成的零点会飘，使得phase marge不够i。你把mos电阻换成普通电阻试试，应该不会有这种现象了~~

arsenal_he

Try increase compensation cap.
Re-run ac sim again while adjusting the input DC point

Bookert0921

您好
6 P0 s, p4 J. f3 t+ Z6 c$ L
我原先的miller cap是4pF, totally frequency response如下
: U2 r8 e0 [. @5 a* t5 W
# t, R! d  g) s. n9 S
當初一開始就覺得是phase margin有問題，可是怎麼check都不像
當miller cap等於400pF時，這個現象仍然存在，下圖為我打入一個step之後的響應
( d/ l0 a9 S5 @: F

, a5 i$ ~; f$ d/ \就只是振盪變緩了，可是整體現象仍不變
# e4 D* j, R- T9 }6 l2 ?5 R不知道該怎麼辦~~感謝您的回答

arsenal_he

& s1 V% `5 A+ v- `
) C; a. I' e, X" IHow about set smaller plot step size?
In addition, how did u connect the close loop?

suewe

請問一下，run ac & train分析時，在output端的load是相同的嗎?
+ ?2 B. p5 M( V6 m7 S2 J奇怪的是，在ac看到至少有100MHz的unit gain band width，怎麼會在train分時，slew rate要10us?

Bookert0921

感謝阿森納與suewe的回應，我的loading cap.都是假設為200fF
您說的將X軸的time step改小我試過了，仍然得到一樣的結果
5 ^( r0 S+ K" g! E. B" H其電路的接法就如同傳統的unity gain buffer如下
' x8 ?- c% R) @8 H  f6 P9 t" n在vin+端打入0-1.2V(VDD)的信號來測試其slew rate與settling time

/ k, n. g. [6 _9 b, k% p很奇妙的是，如果我打入的輸入信號是0-1V就不會有這種情況，如下圖所示
: {" F$ l( i; i- ]: T( ^3 L此時的slew rate就"看似"為正確的

但對Y軸zoom in會發現還是有奇怪的振盪信號存在

! F% ?4 X$ r/ ?) T' s打弦波去做測試，發現在input為100-MHz時
會有一個很明顯的反轉現象，關於這個我沒什麼sense
打10-MHz或1-MHz的input，輸出也會在某些地方會"措"一下
: }% b; n. I. T) P3 B
$ g( k% E! S, A. n在小弟的認知上，open loop的PM對應到的是close loop的damping factor
7 B3 [) K' w. l" a% ^  x3 C# @大不了就抖一抖，但在PM為正的情況下會越抖越小
然而這個現象比較像是在某個點上滿足巴克豪森條件
能力不夠實在是無解，或許是我電路有接錯也說不定

Bookert0921

以下為我的spice code，煩請有心人士不吝指教
因為有點冗長就用貼圖的

, E" R5 N  r' ]. @0 V( B& a% ?

hoodlum

請問樓主你跑AC分析時, 你給的信號輸入DC 是給1.2V嗎???
6 V& n5 }; \& }: L* ?! _$ z# T若是??你的power是1.2V, 輸入DC LEVEL 1.2V 有些
MOS的操作區間應該會掉出飽和區, 這樣gain應該會掉下來
若不是, 那你的AC分析點並不是你跑暫態的操作點, 這樣你的
頻率響應結果並無法對應到你的暫態響應結果

Bookert0921

我貼code好了，剛剛發現點圖好像除了我自己以外都要錢
真的很抱歉，我不想故意歛財
2 I$ g, X9 A1 x  i
以下為第一部分
, q; ^+ y: d  S2 y7 M7 V# C
% S, G4 X/ W6 _/ l7 }8 u.option post accurate acout=0
.global vdd gnd!
1 h+ H* ]4 y& \" @
5 D' s- c. l8 q9 ]) w, }& f; f8 ~****** Supply ******

2 e2 x+ c. y* H. W/ ?Vdd  vdd gnd! 1.2
Vss  gnd!  0  0
Vin1 vin+ gnd! DC='vdc' AC=1
Vin2 vin- gnd! DC='vdc'
*Vin1 vin+ gnd! DC=0.6 pulse (0V 1V 0 1u 1u 10u 20u)*SR
Vin1 vin+ gnd! sin(0.6 0.6 100X 2ns)
.param vdc=1
, Q5 j: f. ?: _& e/ z/ h! t**************************************************
/ x" K* K8 U( l3 Z, a# y* i& d/ {1 b
*bias*

7 w1 X+ h9 r7 Y) x7 a.subckt BIAS vbiasp vcascp vbiasn vcascn

9 Q! l* V" \% a! p9 K- S. ]M1        vbiasp        vcascn        nc        gnd!        nch        w=10u l=1u M=1
M2        nc        vbiasn        nd        gnd!        nch        w=10u l=1u M=4
M3        nf        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
M4        vbiasn        vcascn        nf        gnd!        nch        w=10u l=1u M=1
M5        vcascn        vcascn        gnd!        gnd!        nch        w=2.5u l=1u M=1
( o7 z; a% d% c5 bM6        vbiasn        vcascp        nh        vdd        pch        w=30u l=1u M=1
: e& L; m$ H8 k8 u- V' \M7        nh        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
3 k. G) `- m* D6 {  ^- HM8        ni        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M9        vbiasp        vcascp        ni        vdd        pch        w=30u l=1u M=1
! B$ y  i4 z- ^6 x+ ~% M: Q1 wM10        vcascn        vcascp        nj        vdd        pch        w=30u l=1u M=1
M11        nj        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M12        nk        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
M13        vcascp        vcascn        nk        gnd!        nch        w=10u l=1u M=1
M14        vcascp        vcascp        vdd        vdd        pch        w=7.5u l=1u M=1
Rb        nd        gnd!        2k

7 {) i+ B/ X. l  F*start-up*
- \7 v* \* L  D* [" TM15        vbiasp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
9 L1 ~1 z- Q2 E7 ?" H' ?M16        vcascp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
/ G& j$ u* C! L- L% G+ ]9 |M17        nl        vcascn        gnd!        gnd!        nch        w=10u l=1u M=1
M18        nl        gnd!        vdd        vdd        pch        w=0.2u l=1u M=1

.ends

Xbias        vbiasp        vcascp        vbiasn        vcascn        BIAS
# P( W6 p0 S' N7 u$ M; [
/ C! a5 A8 V- l% j. G+ v. u*first stage*
( ~! F: q7 B) bMq1        n1        vin+        n3        gnd!        nch        w=10u  l=1u M=10
*Mq2        n2        vin-        n3        gnd!        nch        w=10u  l=1u M=10
) i9 E( `, v6 h# uMq2        n2        vout        n3        gnd!        nch        w=10u  l=1u M=10 *SR test
3 Q9 q% u+ W) J( i8 Z$ W1 WMq3        n1        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
Mq4        n2        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
Mq5        n4        vcascp        n2        vdd        pch        w=30u  l=1u M=1
# `8 o% l$ E  XMq6        out1        vcascp        n1        vdd        pch        w=30u  l=1u M=1
Mq7        n4        vcascn        n5        gnd!        nch        w=10u  l=1u M=1
Mq8        out1        vcascn        n6        gnd!        nch        w=10u  l=1u M=1
; G0 {& \: r3 w6 z/ f; UMq9        n5        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
Mq10        n6        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
Mq12        vbiasp        vbiasp        n1        gnd!        nch        w=10u  l=1u M=1
5 R  v1 u" V: a, P, [' s0 LMq13        vbiasp        vbiasp        n2        gnd!        nch        w=10u  l=1u M=1

Bookert0921

以下為第二部分，感謝大家看到這邊
' m) g- n9 p; ^$ H+ @  c% }  C
) W% A7 O; ~; h, L! dMbias2        n3        vbiasn        gnd!        gnd!        nch        w=5u l=1u M=13

*two stage*

Mt1        vout        out1        gnd!        gnd!        nch        w=10u  l=1u M=6
+ m) m' G9 ?: U: I" a& oMt2        vout        vbiasp        vdd        vdd        pch        w=30u  l=1u M=2
0 [( r  D* y5 J6 U
Cload        vout        gnd!        200f
1 l' C1 j4 X+ U& e5 v
) d% X, o: l! X9 R+ c9 E# }*lead compensation*
$ \" @' G  n# g+ ]% h2 z  M2 HCc        vout        n7        4p
7 m' F: O1 D5 r  G+ |Mc1        n7        vdd        out1        gnd!        nch        w='Wc'  l=0.2u M=1
" H6 @3 c+ |# }& r6 B& {, S9 n*Rb        n7        out1        'Rb'
.param Wc=0.8u

****** Analyplysis ******
.op
*** DC ***
*.dc vminus 0.59 0.61 0.001
*.measure dc        Input-Offset        FIND        v(vin-)        WHEN        v(vout)=0.6       
3 [4 E2 h% c* ?8 @& i* m*** AC out ***
*.ac DEC 100 1 200X
.measure ac         Unit_gain_freq         when         vdb(vout)=0
.measure ac         phase         FIND         vp(vout)        when vdb(vout)=0
- Z' N! c0 O# y6 ]" S# X' G# n; \1 e.measure ac         gainmax         MAX         vdb(vout)
5 Q/ v" w4 |- t/ R: a/ |$ ].probe ac PM=par('vp(vout)+180')
  N8 d: S9 u. b8 Y- i! e.probe vdb(vout)
4 m$ l) ]5 f8 i, ^( n.probe vp(vout)
: K" v0 k" S' a1 S.temp 27
& q9 V+ H6 i4 c4 T8 c*** Slew Rate ***
8 {: |* O3 _; e4 ~! x.tran 1n 2u *100u
*.measure tran UPSR DERIV v(vout) AT=0.5u
0 T/ E( m2 Z1 a  p*.measure tran DNSR DERIV v(vout) AT=1.5u

.end

arsenal_he

You opamp is not rail2rail in or rail2rail out, and even for 1v application, still you need to decrease the vdsat of your current sources

e2000

看起來是你第二級那邊有問題，一般的摺疊疊接怎麼跑都沒有這問題
8 p& g( Z& m) ]# b7 ]5 I/ b: F不然試看看把把L調整一下，不知道你是不是因為要衝增益或是計算方便才把L調這麼大

dennishsu123

檢查一下bias ckt 的 vbiasp vbiasn 波形是否為一常數值

li202

VDD才1.2V,
輸出端又是class A, 怎麼能夠讓你跑rail to rail??
. ~( ]1 D7 k7 \6 L- H" ]Vin能到0V也是大有問題,輸入端也不是rail to rail,
0 ]! m6 D4 \( _; j2 B5 n3 ]Vin=1.2V的相位失真應該是在輸出端, 因為早就失去它飽和區的操作~~
AC沒有問題是因為你的輸入偏壓點DC=0.6V,當然合乎她的工作範圍
. _& [: V9 Y( b: N9 c" l, @用sweep的方式,DC=0~1.2V,你就會發現哪些偏壓點的相位失真了

- L7 X1 \% p* n0 {這是新新手常出現的問題

Bookert0921

, h! A7 Y" |$ j9 N% a" `/ w5 [
& G9 x5 {9 w$ F" T我後來debug出來了，跟大家分享一下，以下先回應各位大哥的問題
期望可以學習到更多的東西
) p9 v+ j) S: N/ k% ]
" A( @/ c$ [* F9 C! [5 Y回應阿森納大
就算input不是rail to rail，其整體操作打0-VDD的方波在接成unity gain buffer還是可以達到應有的輸出
只是在那時並非操作在電晶體該存在的區域，所以速度會呈現像是e^-1次方緩慢成長而非線性增加
5 \! ~5 i6 [/ C0 k: c以下圖為例，是一個PMOS input的two stage OP

4 x; d) F$ L1 w4 D( R5 r當Vin+端為VDD時，電晶體關掉，而Vout逐漸上升
左邊Vin-那顆電晶體也逐漸關掉，但相較於右方輸入級接到的是絕對VDD的值
左邊電晶體關掉但因為Vout還沒等於VDD所以subthrethold leakage會比右邊的大
最後逐漸將他充到接近VDD而完成一次buffer的操作
# H2 Z8 C1 l! T0 N8 i' j2 Z
而輸出端是rail to rail吧！輸出為零時把下方NMOS壓到triode region輸出VDD時電流源自己triode
我之前在模擬一般的two stage OP和gain boosting OP時打方波進去都是OK的
: |: j. e1 M& W" P
  O! w6 [3 _; x5 [. [/ _回應e2000大
channel length是為了在低壓下實現出高增益的放大器
" j$ N2 J- O! Q, f  f1 B主要是因為之後要做的DAC大概估了一下gain error導致的nonlinearity而算
速度上的考量是還好，重要的是精確，所以當時才會以length為1下去做設計

Bookert0921

回應li202大
( T. P% A3 }$ X* F輸出端肯定是可以跑0-VDD的，雖說是class A操作，在大信號的操作下
( f0 w3 j7 x* D仍然有辦法把電流源hold住或者把它全部導到地
  R& u: d6 U) J" s而針對你所說input DC位準在1.2V下其他電晶體會跌出saturation
; L9 G; M  ^6 E7 f1 ~我有不太一樣的看法，一般來說NMOS input，在意的是common mode的下限
而PMOS要注意的是common mode的上限，對NMOS input而言
只要操過那個點之後電路都會維持在saturation region
5 S% M2 Y# C. P# M3 i$ ]而會改變的是電流源的drain端voltage，但那只會讓電流源更加的deep saturation
所以應該不會造成其他電晶體跌出saturation外
而輸入端rail to rail我在前面回應過阿森納大，我認為輸入不是rail to rail沒關係
) n# Q) V: `+ ]. U若有rail to rail的方波打進來，接成unity gain buffer後只要輸出可以rail to rail即可呈現

Bookert0921

後來這個暫態的問題我自己的發現是因為folded cascode這個獨特的架構
如同B. Razavi AIC的p.333和Martin的p.268，我把圖抓出來如下所式
) \! W) C! ^# W& u8 g8 m5 U當Iss>Ip時會潛在性的造成電路有不穩定的可能發生，我當初設計時有加入clamp transistor(圖上沒畫但code裡面有)

但是因為folded那級的電流太小，以致於NMOS的drain端遭受很大的暫態
# b) P4 n" a$ D6 H: |所以我就加入.ic去看該點電壓在何時會導致不穩定，在將folded那一級的電流給加大
8 t0 F3 J7 g" X5 V如同書上所講，當Iss=Ip似乎是個比較好的設計，這是我這次學習到的教訓
. G: g: p" x% O6 O# }: C( e+ o
如果覺得小弟哪邊觀念不對，希望大家不吝指正
電路設計就是需要被大家教訓一下，才會刻苦銘心
以上，謝謝大家

semico_ljj

回復 17# Bookert0921
' a2 Q7 m9 q$ m6 w4 f8 S1 i我觉得可能不是这个原因造成的！

chungming

your input command mode rage is 0 to Vdd - (Vsg1+Vdsat5)
output command mode range is Vdsat7 to VDD-Vdsat6
: R0 G2 X  v+ r* [* _4 V. {1 G, c% W
if this opamp is connected as unit gain buffer,
: m* Q- c" G$ z  Tthen the input & output command mode rage will be the same as vdsat7 to Vdd - (Vsg1+Vdsat5)

# k6 D! b, F3 N% b% D5 d* Fdon't trust simulation too much !
If you really want to design a real world opamp.

Bookert0921

謝謝chungming大的回應
0 r2 d2 N9 r* ^  Z3 D$ r$ m5 q# g可以請問一下，考慮上述in/out common mode的情況下
7 e9 y1 P7 u. E接成UGB為何在模擬上仍可從follow input的方波從0-VDD