跑LVS如何忽略dummy

w765432001

目前是用cadence來跑DRC、LVS等模擬，
1 R$ y3 N8 L  Z# W7 b5 J# A7 W- Z而最近使用新版本的rule與新版的calibre，
( D- n! K# ^1 e: T  O5 F- i4 W原本畫的dummy(如附圖)
在mos旁加上同樣的poly dummy，
8 U( O3 C0 N' t8 b, N$ C9 F卻會被判斷成元件，
而爬文後了解可以從lvs option中設定或是在電路中加入dummy等等的方法，

想請問若是要在lvs option中設定，
/ O, W# s# I! @4 l! f2 L( {3 }是需要設定哪些選項，
- e1 E0 J  ]1 {2 C; [. _3 l
& A# P/ U: B1 s# f3 [懇請賜教，謝謝。

clarkhuang

應該是要去了解 COMM. FILE 如何定義DUMMY  
  {/ {6 y4 L2 y: ?! P# h
2 n1 z& N7 a; C; e照他的方式畫 就好了

w765432001

剛剛從lvs option中設定filter

後來跑lvs驗證無誤，
) w* H  W- E! {' t8 Q3 x6 ]) \
5 S: s( d' W0 |暫時ok了，
- g* h. H9 P! N5 J# m, G$ M3 B
( p. c) Z4 \9 k$ c3 }9 L感謝大家提供的意見，
/ |% u" J4 [7 g! p
* Z; u  c" x9 X  N昨天有請教dummy的畫法，

& T- O$ t2 N* Q不過要符合rule似乎要把poly dummy也要接到節點去，
5 L( M5 f5 N5 Y
6 x$ h# Z# E+ I* j感覺似乎會很複雜，這我還有待考量。
! c! u- Z" y0 k- @% a
: t, s" Z" J/ B9 U8 }! K& G% T) _而目前從filter設定忽略dummy這方法是可行的，
! O' Q: R! I+ {. W9 \: I
, ~* e, E" z: V( ~3 e我是設定如附圖，如果有相同問題的可以試試看。
  _" S3 f, m& a. }8 ]3 |
3 X: p/ G# o2 I, ?  N如有任何意見也可以跟我討論~~
+ Z1 e* d9 ]9 T- Y4 S5 Y, {
- N# T  q9 d4 f/ k: C! D

hyseresis

如果電路上允許,也可以把G,D,S都街接成一個節點...
這樣就會辨識成一個節點,
$ \" K% I& I1 U3 Q" _; {% Z如版主的layout 圖,dummy沒有contact的那一邊可以打上contact跟dummy的G跟share的那一邊接一起,當作一個節點...

pph_cq

虽然lvs是ok了，但事实上dummy的地方确实会有元件的存在，会不会有不良的影响？我还是比较赞成4#的做法。
4 c% `9 f4 j6 w4 S% S
[ 本帖最後由 pph_cq 於 2009-8-6 11:57 AM 編輯 ]

clarkhuang

我覺得還是用比較正統的作法比較好  

不過我門公司 是用跟4樓的大大作法相同
6 U9 B8 w& b5 T
忽略的話可能會有其他不確定因素的存在

cas

good.....but floating drain.source is unpredictable point in circuit

fuzzyer

SDG 都接相同POWEＲ 即可!!!!!!!!!!!!!!

gcd68388

它每一層有面積的限制,所以必須遵照他的限制，不然會一直出現面積的問題,DRC LVS就不會過。

fabc

还是要求designer把有的dummy器件加上，这样存在的寄生效应也能仿仿，另外将来debug也能发现这边有个dummy  device,省得到处找器件。

jkchien

我在layout培訓課程授課內容會提到
$ B% H" V. E. O
驗證DRC,LVS,ERC等等，不可以輕易的作option mode changed.
" L7 |: N2 @& x) {  B3 w0 n: K  u% k+ T除非你是非常清楚option mode changed 對電路與晶片的影響。
" b1 o* r, N+ [: T' C" [否則只是為了pass DRC,LVS,ERC check 就擅自修改option code，很可能會帶來嚴重性的良率問題甚至引起noise and latch-up或是failed
- v0 L) X1 b- Y4 F* t, _/ J* _特別是和電氣特性有關的ERC，layout的幾何圖形是一種電學的呈現，端點電位飄移就會嚴重影響電路模擬的正確性。如body-effect, Vth 飄移, switch point.......

佈局工程師必須要解製程技術與電路設計原理，然後再多了解驗證工具的command file使用指令與寫法，才能做出決定。再未充實能力或是沒有把握，請向主管回報，由主管決定。

dysyase

認同樓上的~不要亂改的好~~LVS只是用PC去做CHECK~不能為了~PASS去做~要合乎~LAYOUT~規則~

zhifj86

楼主dummy应该将gsd三端连在一起的~

juro0827

新手來聽大家的意見~
(努力筆記)

winch0502

來吸收知識的~謝謝分享 感恩

yuany

为什么有这样的dummy管的啊???

shmiyi

請RD在電路上加上DUMMY的部分
一來可以讓RD決定電位(LAYOUT只要盡到完全告知)
二來有漏電也才知
0 y4 P# e7 ^6 s4 v/ P三來保護自己         
四來出包不會黑
3 E2 s, W8 s* y# v  t五來日子好過點
. x- H# ~7 e, b9 ]! m9 H六來有這麼多好處,還不去加

xuguishuang

dummy mos一般应将mos三端short接在电位上

A52030999

完全同意17樓大大的說法~~~
各人造孽各人擔~不要輕易冒風險

semico_ljj

S,D,G,B都接在一起就好了！