請問如何將寄生電容~寄生電阻降到最小

iverson218

如何將寄生電容~寄生電阻降到最小~
$ |) p$ F& d2 o2 n請問最小面積是指整個layout的面積嗎??
  L1 t: c6 o2 f7 X, P8 C% U( _2 L還是線跟線之間的距離??
  y' r5 t7 d" s( `8 @1 B還是兩者都有??
! x7 Z  f; f' B; h: _8 Z想成為layout佈局工程師的小弟

yhchang

因為 一個電路裡面 的MOS SIZE早就已經被設計者決定了
0 B5 n; p5 ]3 m* I6 t所以 MOS本身對地的電容 一開始就產生了
% l0 w- ~: F: g3 B" E# KLAYOUT唯一能降低的 應該就是  電路中各個MOS的總連線長度要越短越好
4 n6 {7 t9 t" {5 u總連結的次數要越少越好  這樣子寄生RC就會降下來

redteaboy

電阻的話 多打mos S 端 和 D端   contact(要往下打)   就可減少寄生電阻        |---------|
8 ]8 W2 s) Y: K; E  G* U                                                               -------------|         |--------------|
                                                               |            |         |              |
                                                      |            |         |              |
                                                      |     S      |    G    |      D       |
/ j: u  p# r% q& b3 N( t6 q, m                                                      |            |         |              |
( B0 K5 v% h2 ]2 X$ ]' v                                                      |            |         |              |
                                                      -------------|         |--------------|
! d9 D% _: u# y. V3 c9 w. ]7 j                                                                   |---------|