【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？

sohappy

我的毕业论文是在Cadence上做一个LNA，本来图做好了，仿真也完成了，这个礼拜就
1 A- @6 x  C/ `! F2 h# e# g& V要交实习报告了，老师昨天才通知我，要我再做个LAYOUT，然后把仿真结果对比一
. E- G0 D$ |4 |下，可是我之前一点儿都没学过 LAYOUT，做出来的东西错误一大堆，我也看不懂，已经没有太多
的时间去翻资料了，还请各位哥哥姐姐帮帮我啊！！！
$ c$ d$ r9 j8 `  s" O: \, E错误如下：


# errors Violated Rules
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
2 \  V2 e2 i+ ]& j( a1   Figure Causing Multiple Stamped Connections
  m; z8 e/ Q* m) A4 }( w% M0 }' A1   Figure Having Multiple Stamped Connections
4   Label/Pin is on a net with a different name
* r) ]' |5 t% y1 s: O1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
* d3 \3 ^/ w6 Z) w! C( E1   M3R1 Minimum density of MET3 area [%] =30
' j  ^  Y2 G0 ~; ^5 g1 D- ]5 A1   M4R1 Minimum density of MET4 area [%] =30
% `* K7 `1 C$ w0 ]1   POC1 Minimum POLY1 to DIFF spacing = 0.2
13 Total errors found

m851055

1   M1R1 Minimum density of MET1 area [%] =30
. Z: Y8 e: P2 ~' `3 H-->MET1佔總面積須超過30%
' K, C2 W+ m- m! {
( |7 R0 n  R% {1   M2R1 Minimum density of MET2 area [%] =30
* K3 R8 ^2 }8 k6 u2 P+ _
2 [5 O( z% R  m/ Y/ H* l  m1 e- @& X4 P-->MET2佔總面積須超過30%
. {. i% ~  f8 d+ g; |. C
1   M3R1 Minimum density of MET3 area [%] =30

, D1 L% \) e- z-->MET3佔總面積須超過30%

5 o  F5 p+ M4 L* G5 X1   M4R1 Minimum density of MET4 area [%] =30

, Y& U/ N" [8 t2 C- @-->MET4佔總面積須超過30%
, s% P9 V* \( R
1   POC1 Minimum POLY1 to DIFF spacing = 0.2
* x$ J* h# f9 {8 }
& E) u0 q& i! b--->Poly to Active的spacing須大於0.2um

Oo海闊天空oO

--------------------------------------------------------------------------------------------------------
1   M1R1 Minimum density of MET1 area [%] =30
: w. Q3 ^9 Z- X: w2 G1   M2R1 Minimum density of MET2 area [%] =30
, [$ E# m/ w7 D" g* ~) l1   M3R1 Minimum density of MET3 area [%] =30
1   M4R1 Minimum density of MET4 area [%] =30
1   POC1 Minimum POLY1 to DIFF spacing = 0.2
: K& m1 U! G5 E# P2 B, o+ s-------------------------------------------------------------------------------------------------------
/ W9 n' u9 T2 B" t* X這些只是密度的問題...
製程廠通常會要求...整個Chip中..metal1~4還有Poly的面積必須達到某個標準..
1 `6 v$ ~; o: g! Z2 p但若您沒有要下線tap-out的話..這些應該是不需要考慮...
但如果你要避免的話...
1 _3 q( z( M: G& z. Y( o3 ~. ]可以自行自做一個dummycell..
這一個dummycell是由metal1~4還有Poly組成...每個大小都是2um*5um
. `  S; N+ x# K* L$ ]6 @# q就是將五塊相同大小的metal1~4還有Poly疊在一起..組成一個cell...
利用這個cell...將使用密度捕齊即可...


& P$ \- {1 Z& Q6 D2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
-->這一個問題..我想是MOS的Body距離MOS太遠...造成的錯誤..
# ^. Q- j$ X8 e+ Q    在發生錯誤的地方...多補一點Body應該就可以了...
8 N9 H0 O' o! u( J& j+ y1 o
---------------------------------------------------------------------------
, {; S/ k- @. p2 i1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections
4   Label/Pin is on a net with a different name
* d) `# |# H  p, Q2 d( n---------------------------------------------------------------------------
# o7 C/ u, r5 m這些應該都是相同的問題....
- ]' I4 ]4 C$ K# T4 n8 T" S- j應該是你當初layout的時候...PIN腳沒有用好...
0 Z5 Y8 y" c3 P造成重複命名...
5 ~+ J8 f) A! D, b! @% [$ ]' s6 \建議先檢查你的電路圖後...在比對你layout內的PIN腳..
7 z! H  i+ G/ z9 t/ k6 N+ B# J是否有重複命名..

wlyi0928

這裡應該是您把DRC和LVS的error放一起講了,
我把兩種error分開來解釋好了.
以下先講DRC的error.
& ]: ?) y) w/ Y
====================DRC Error=====================
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
* U' P# D# g2 Z- j, `; e1 {& N
若是在我們這裡經常使用CIC提供的TSMC 0.35um製程的話,
此類錯誤在DRC驗證時就會出現了,
) E. a7 k1 [1 p3 X1 `5 T不過這要看rule是怎麼寫的, 它其實並沒有一定得在做何種驗證時出現的必然性,
3 P) e7 q6 l9 H/ I, A只是我自己把它歸在DRC Error而已.
5 Z( q$ ?  q, T9 w上面這一條, 根據我長久以來的觀察結果...通常都是佈局者忘記打substrate contact了.
9 Q& ^. D" y$ I+ b; Y# v如果DRC hightlight跑出來亮的是一大片的話, 那就是您忘記打substrate contact了.
. y$ z+ h8 t, V0 \! c但也有可能像海闊天空大大說的...您或許有nmos或n-type device的substrate contact離device本身大於20um所致.
, F( f( C# A% a
1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
1   M4R1 Minimum density of MET4 area [%] =30
& l5 O9 K: V7 n1 y) f6 ]) Y0 H4 e
以上四條, 同樣如海闊天空大大所說, 為metal density的問題.
為確保製程良率, foundry通常會制定這樣的rule,
不過到底是不是您要自己把metal density補到夠, 或是它們是可以忽略的"假錯",
以及要用來補metal density的dummy cell的size及其所需間隔的space,
7 \& r( k2 ]$ w1 p  O9 x則需視您所使用的製程(哪家foundry? 多少的製程?)來決定, Design Rule裡面通常會有的,
" C8 A( _8 [4 L( O9 Y: b9 r- E, k應該在蠻後面的地方, 您可以翻Design Rule看看.
5 V9 E8 N# E, Z' q  x* C( t- L" M
1   POC1 Minimum POLY1 to DIFF spacing = 0.2
6 E( ]' v1 h7 ?$ D
上面這條呢, 是講說您的POLY1與DIFF的space小於0.2了,
9 c( o  n2 f; M3 R用RVE 把發生錯誤的地方highlight起來, 您應該就能看到錯誤發生在哪裡了.
# v' H1 `8 @$ ]& [) i4 F, z+ e個人猜想, 以及根據經驗的猜測呢...
8 t( [: B1 l! @8 c很有可能是endcap轉彎要打poly contact的地方與DIFF的space小於0.2的關係,
或者是用POLY1繞的線與其旁邊的DIFF的space小於0.2...諸如此類的關係,
而此點與上述的metal density無關, 是一定要修改的DRC Error.
8 U" R5 K7 Q1 l9 i: R* R* \  P
====================LVS Error=====================
再來是LVS的Error:

$ o" u3 g$ k; a0 P- V: a4   Label/Pin is on a net with a different name

這一條的話呢, 看來您是在同一條metal線上, 打了兩個不同名字的pin了.
" K3 W/ b2 }/ c; g9 w9 k& r廣義的來說, 一條metal線(或應該說是一個節點),
絕對只能有一個名字, 也就是它就應該只能打一個pin,
我想可能也不見得要檢查電路圖...雖然說是我的話我可能也還是會看一下電路圖啦...
  {% Z5 S( D2 E& s# U! f1 K$ @或許請您到佈局裡面看看那些metal線上是否發生了一條metal上面有不只一個pin這樣的問題,
那麼這一條error應該就能夠解決了.
, c, {( c1 O( X! A, r2 N7 r
1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections
; J2 f) y# e1 b! L1 u% M: L
- |- @( ?2 R$ Q9 z1 B- c) |* M這兩條的話呢, 如果沒有意外的話,
其實也如海闊天空大大所說, 其實跟上面那一條是基本上一樣的...
# h: {$ d1 l" u3 a所以若是您解決了上面LVS的第一條Label/Pin的問題之後,
照理說這兩條就不應該再出現了,
. @( U$ b; c0 a: F若有再出現的話, 就要看它們是否還有再搭配其它的error存在了.

: b7 P8 {9 `; [9 m最後補充一點點東西...
" ]+ N" J6 O3 }+ @9 P看您發問時候的問題排版, ERC那條排在最上面,
所以我猜有這幾種情況:
' Q9 o8 l( j2 s4 t. K0 W: U% z1. 或許您的ERC驗證是另外做的, 不像我們跑的LVS驗證裡就有含ERC rule了.
* p& W6 z# S: P2. 又或許您的ERC含在LVS驗證裡, 兩種一起做的, 所以它會和LVS Error排在一起.
3. 還是我想太多, 只是您把各種Error混著排罷了, 它們的位置本身是沒關係的呢? 呵呵...

一點點經驗, 希望有幫上您的忙!!