【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？

sohappy

我的毕业论文是在Cadence上做一个LNA，本来图做好了，仿真也完成了，这个礼拜就
要交实习报告了，老师昨天才通知我，要我再做个LAYOUT，然后把仿真结果对比一
5 w+ @# ]0 S% u. v$ H9 B下，可是我之前一点儿都没学过 LAYOUT，做出来的东西错误一大堆，我也看不懂，已经没有太多
( ^6 p; X- r: b8 l1 ]: s* n5 A的时间去翻资料了，还请各位哥哥姐姐帮帮我啊！！！
错误如下：

& Y. ?$ \; ]# r% X% I
4 z5 U& _6 Q/ v6 H* {# errors Violated Rules
1 Y1 b' n  l. j4 p9 \4 u4 [3 B0 ]2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
! Q) C' t4 L4 X4 V- G! k4 Q, C1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections
- S& m) E2 |0 {7 I. U* E2 ~# A4   Label/Pin is on a net with a different name
! k8 w& ^8 ^4 ]7 R( y2 n6 e8 o# I- _( I1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
; T+ A! s. {* P1 @8 ^1   M4R1 Minimum density of MET4 area [%] =30
1   POC1 Minimum POLY1 to DIFF spacing = 0.2
4 P1 @) x# c* Y# Q8 v+ ?8 e9 Q13 Total errors found

m851055

1   M1R1 Minimum density of MET1 area [%] =30
-->MET1佔總面積須超過30%
0 V- |4 w, e' q1 a$ j* C6 I
+ Y* Q$ j! A/ \( A" b1   M2R1 Minimum density of MET2 area [%] =30
4 p2 @, \7 B1 W9 U
-->MET2佔總面積須超過30%

1   M3R1 Minimum density of MET3 area [%] =30

  R& `4 ]0 D0 Z* D) N-->MET3佔總面積須超過30%

1   M4R1 Minimum density of MET4 area [%] =30

-->MET4佔總面積須超過30%
/ h- Y- @7 U, K) _5 h% d
% `9 j* V% J& L8 ?( j/ ]1   POC1 Minimum POLY1 to DIFF spacing = 0.2

5 Q3 B; B- d6 M7 J5 M1 z9 ?--->Poly to Active的spacing須大於0.2um

Oo海闊天空oO

--------------------------------------------------------------------------------------------------------
1   M1R1 Minimum density of MET1 area [%] =30
4 n: V1 |9 \( O1 S) |1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
( F: @6 q, m/ A6 r1   M4R1 Minimum density of MET4 area [%] =30
1   POC1 Minimum POLY1 to DIFF spacing = 0.2
-------------------------------------------------------------------------------------------------------
& L- Q% U  V/ }$ Y$ I, K這些只是密度的問題...
製程廠通常會要求...整個Chip中..metal1~4還有Poly的面積必須達到某個標準..
但若您沒有要下線tap-out的話..這些應該是不需要考慮...
6 K, [8 K1 v2 O* |9 u/ ^* C但如果你要避免的話...
可以自行自做一個dummycell..
這一個dummycell是由metal1~4還有Poly組成...每個大小都是2um*5um
就是將五塊相同大小的metal1~4還有Poly疊在一起..組成一個cell...
利用這個cell...將使用密度捕齊即可...


' o- l" P3 a5 d9 D% t% o2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
-->這一個問題..我想是MOS的Body距離MOS太遠...造成的錯誤..
    在發生錯誤的地方...多補一點Body應該就可以了...
* w5 M/ S9 [1 b5 S8 h2 [5 `
---------------------------------------------------------------------------
1   Figure Causing Multiple Stamped Connections
! p, K- j4 Q! j# I1   Figure Having Multiple Stamped Connections
8 ~- p; Q/ h- A( L2 R4   Label/Pin is on a net with a different name
: G8 j) z2 [) g---------------------------------------------------------------------------
% B6 k% p( H9 V) M$ Q這些應該都是相同的問題....
1 y$ J8 ]& Q$ m  p5 t應該是你當初layout的時候...PIN腳沒有用好...
8 ]  O  W  n3 t( Z4 y2 j$ C1 a1 G造成重複命名...
6 A6 J- \+ w" S. Z% C2 s建議先檢查你的電路圖後...在比對你layout內的PIN腳..
是否有重複命名..

wlyi0928

這裡應該是您把DRC和LVS的error放一起講了,
' r/ ~3 c* Z0 k1 ?4 R5 P& T我把兩種error分開來解釋好了.
以下先講DRC的error.
% U' q/ i3 k4 Z( e
/ k6 g7 }7 g$ n  i% J1 V% H( p4 @+ b====================DRC Error=====================
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20

: T, F# i( \& b: k若是在我們這裡經常使用CIC提供的TSMC 0.35um製程的話,
此類錯誤在DRC驗證時就會出現了,
不過這要看rule是怎麼寫的, 它其實並沒有一定得在做何種驗證時出現的必然性,
只是我自己把它歸在DRC Error而已.
上面這一條, 根據我長久以來的觀察結果...通常都是佈局者忘記打substrate contact了.
如果DRC hightlight跑出來亮的是一大片的話, 那就是您忘記打substrate contact了.
1 x9 U1 T+ `6 b- _" y但也有可能像海闊天空大大說的...您或許有nmos或n-type device的substrate contact離device本身大於20um所致.
' k5 _0 [+ O2 J1 o& N7 _
8 f0 o% N) C' W" D- Q9 F1   M1R1 Minimum density of MET1 area [%] =30
7 u/ v) h7 K3 D) B7 |' l8 g1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
1   M4R1 Minimum density of MET4 area [%] =30

以上四條, 同樣如海闊天空大大所說, 為metal density的問題.
為確保製程良率, foundry通常會制定這樣的rule,
8 \( p4 i/ U  G" Q) |) w不過到底是不是您要自己把metal density補到夠, 或是它們是可以忽略的"假錯",
以及要用來補metal density的dummy cell的size及其所需間隔的space,
/ f- \* H8 V2 b: E6 Z2 \則需視您所使用的製程(哪家foundry? 多少的製程?)來決定, Design Rule裡面通常會有的,
應該在蠻後面的地方, 您可以翻Design Rule看看.
2 x! ]& T3 G) s5 R% B
1   POC1 Minimum POLY1 to DIFF spacing = 0.2

上面這條呢, 是講說您的POLY1與DIFF的space小於0.2了,
. Z! q% n0 }/ v' R& n4 P& D& G用RVE 把發生錯誤的地方highlight起來, 您應該就能看到錯誤發生在哪裡了.
個人猜想, 以及根據經驗的猜測呢...
$ @- I' J! z$ \: u9 {7 U很有可能是endcap轉彎要打poly contact的地方與DIFF的space小於0.2的關係,
或者是用POLY1繞的線與其旁邊的DIFF的space小於0.2...諸如此類的關係,
而此點與上述的metal density無關, 是一定要修改的DRC Error.

====================LVS Error=====================
0 p! F5 n' m9 x( {- Z9 {再來是LVS的Error:

* f2 [1 {# j+ N3 }# W4   Label/Pin is on a net with a different name
' m9 k6 L. G( g3 |! n  _
$ D; F: ^) w  K+ f; [% ?. A這一條的話呢, 看來您是在同一條metal線上, 打了兩個不同名字的pin了.
, o% U4 H# r  V1 g3 l. W廣義的來說, 一條metal線(或應該說是一個節點),
. }: p- Y4 T* E. k  Z# I* e絕對只能有一個名字, 也就是它就應該只能打一個pin,
8 U% M- {4 a* u! x2 O8 x" k) U我想可能也不見得要檢查電路圖...雖然說是我的話我可能也還是會看一下電路圖啦...
1 v3 r& p8 e* v# C- A$ @) B或許請您到佈局裡面看看那些metal線上是否發生了一條metal上面有不只一個pin這樣的問題,
1 @! R9 o9 a1 R) t那麼這一條error應該就能夠解決了.

( k& G0 P3 v, M1   Figure Causing Multiple Stamped Connections
9 J+ c+ U8 S7 M. \! ]  S1   Figure Having Multiple Stamped Connections

" m$ _" S1 I3 {9 `# B7 M這兩條的話呢, 如果沒有意外的話,
其實也如海闊天空大大所說, 其實跟上面那一條是基本上一樣的...
所以若是您解決了上面LVS的第一條Label/Pin的問題之後,
! n$ a+ b# l4 ]# ^: @- E) X' A照理說這兩條就不應該再出現了,
若有再出現的話, 就要看它們是否還有再搭配其它的error存在了.
" Q% v+ \6 X  [4 o: R& W  W
最後補充一點點東西...
6 x! ~7 J! h, [, Z看您發問時候的問題排版, ERC那條排在最上面,
. y. B9 x9 t! \, v1 ~  P. P所以我猜有這幾種情況:
1. 或許您的ERC驗證是另外做的, 不像我們跑的LVS驗證裡就有含ERC rule了.
2. 又或許您的ERC含在LVS驗證裡, 兩種一起做的, 所以它會和LVS Error排在一起.
+ {( i0 y* q( F* n3. 還是我想太多, 只是您把各種Error混著排罷了, 它們的位置本身是沒關係的呢? 呵呵...
& K" u% o9 s, R6 D$ e
一點點經驗, 希望有幫上您的忙!!