關於PrimePower的問題

day766

想用PrimePower來測模擬耗電量，所以要先用Design Vision來Synthesis並產生VCD檔後，才能被PrimePower讀取，請問這是對的嗎？

另外，要在Design Vision產生VCD檔，必須在testbench的檔案中加上.dump的語句。我的問題是，

請問在Verilog跟VHDL這兩種語言的檔案上，分別要怎麼加這個.dump的描述呢？(不知道要寫些什麼)

tommywgt

"沒聲"在嗎?
有空的話幫回一下吧!

masonchung

這是用來做gate-level的Power的模擬
所以要先用Design Vision來Synthesis並產生VCD檔後加上 gate-level netlist 才能被PrimePower 分析

Verilog dump VCD :

$ d8 S8 t" H8 m+ u6 hinitial
9 S# [/ E( ]# j" ~" N  begin
    $dumpfile("dut.vcd");
' L7 l9 R3 n/ q$ M    $dumpvars;
+ [1 n1 ^3 h6 K' k# f# ^( B6 O  end

Cappuccino

若用VHDL的話，可以不用在testbench加dump敘述
& O; t1 p' @4 d7 G以用modelsim跑模擬為例，可直接在modelsim的run file裡加以下敘述
; A4 J5 z0 R. y) p好處是不需要更改原來的testbench
/ ]- Q- ?) I) k# Z; a& h有點久沒用了，如果寫錯還請多多包涵
3 l% F# k( Y# O+ R( Q; o
5 l# I7 k* s( {Ex.   run.do
  z2 @0 J) _0 X) D
vsim -t 1ps work.tb
Dumpfile design.vcd   (或vcd file design.vcd)
Dumpvars 1, /tb
7 ?3 P' o' ?! u0 f8 B4 BDumpvars 2, /tb/design

masonchung

這裡有一段 VHDL TB 可以產生 dump file

use std.textio.all;
( l& N5 y1 I$ ?use work.string.all;
8 Z( p$ y( @" L5 }architecture tb of test is
   file io_file: TEXT open WRITE_MODE is “sim_res.dump”;
* B4 W! s# V, b/ ?begin
* M# p! R4 p& E) _     writing_sims: process
, D7 f0 p3 k4 z9 Z         variable buf: LINE; -- predefined access type in TEXTIO
     begin
% y. l' A! d. Y         WRITE(buf, “Simulation results:”);
         WRITELINE(io_file, buf);
         loop
' \' P" J: U  a+ u# K  c) d             wait on CLK;  -- loop execution on every clock edge
* L- N, O& R/ B8 q             WRITE(buf, “Current time = “);
             WRITE(buf, finish_clk);  -- current simulation time
; m! j9 ^: u4 x( q% N             WRITE(buf, “, clock = “);
             WRITE(buf, clk);
! W) C! W& }+ Q             WRITE(buf, “, in1 = “);
2 l( R/ }% h/ h9 C4 F2 g             WRITE(buf, in1);   -- integer type
             WRITE(buf, “, out1 = “);
             WRITE(buf, out1); -- bit_vector type
. H( i9 k6 p9 [# J, ?+ u4 p$ v             WRITELINE(io_file, buf); -- write line to output file
4 P" s/ ^+ |4 x; n7 @        end loop;
    end process writing_sims;
8 @2 p# r2 i# H& dend tb;

jason_lin

Xilinx針對試算Power有提供自動產生VCD,不知是不是你們要的.
# P: f4 g0 x- p/ l# G- G此方法不需寫code,只要寫test banch就好了.
8 d) l6 q# P+ P  l7 k$ bXilinx試算Power方法是由模擬後產生VCD file,然後再參考VCD file由Xpower軟體幫你自動算出,要算出最準的Power,則要仔細寫test banch去模擬.
產生VCD方法如下:

4 r& @& h4 J) s& r! O- m2 M. a............糟糕......我不會貼圖ㄝ.....
) A) l" n1 k. r( @! m# B6 H我把方法做成一個圖片,圖貼不上去,需要的人傳短消息給我,我再寄給你們囉^___^

jason_lin

補充一下^^
是使用ISE自動產生VCD檔,不需用語法去產生.

tommywgt

"沒聲" 感謝你的標準答案
另外也感謝其他人的回覆跟補充