請問那裡有op amp的layout圖及反相器各材質間關係的介紹

君婷

因為學校教我們第一次畫反相器時，各層材質之間的關係 是由學長帶 並且學長自已本身就講的就是非常的馬馬虎虎不是很清楚。
而畫過反相器後 我們才知道1棵cmos 原來就是要這樣畫都已記憶了畫法，但如果等到工作面試要詳細介紹各層材質間的關係及各材質是
5 {7 a; ]5 P2 \& ^0 G什麼? 這點 我就非常擔心了!因為已把結構就像畫圖一樣記起來 一棵n型或p型電晶體固定就是要這樣畫早變成記憶 。
所以請問那裡有資訊有特別介紹關係嗎?
還有另外那裡有op amp的schematic圖及layout圖
小妹我手邊的書並沒介紹到op為例子的圖 ，但想要問一下 先進們網站上那裡有提供 麻煩一下謝謝^^
(另外含有介紹op amp各層材質間的結構，這樣才好記憶這元件畫法)

[ 本帖最後由 君婷 於 2007-8-20 03:50 PM 編輯 ]

Oo海闊天空oO

我想~~
& n; L5 o# K5 }) U, O每個電路的LAYOUT都沒有所謂的固定畫法
# W1 l: y9 b0 |: _- N* R8 {全憑個人的經驗和熟悉怎樣的畫法~~
因此所謂的反向器畫法~~
2 v6 M1 V, y8 I* {4 Z7 c% V也並不一定要遵照講義上的畫法
只要是面積小..寄生效應可以降到最低..
1 b0 |% E! @! Q( c2 P: l就是好的畫法..
* G3 i3 {+ U& |1 ]6 E$ p& d
& L: n- P' M% P( B如果要參考的話...

下面有一篇矽拓科技的LAYOUT研討會電子檔
& ]4 j& a: d3 s可以提供給您參考..
* R4 ~, ~  _: h' [* l* c裡面有比較常用的排法...
" I5 n  R* \/ [: A但是還是要說...
, }8 h; Z( ?/ {+ o那些排法並非固定...
+ V; t5 \5 Z; b; j5 y但是入門時...必定是照著別人的畫法..
熟悉之後...只要了解如何避免或降低寄生效應..
! d4 S' |# f) m/ I7 X7 p8 F" @相信您可以發展出自己熟悉的畫法
( j* Y$ o% d. O% ?$ l2 y
8 b& V6 N1 C% I1 \* ^- Y[ 本帖最後由 jiming 於 2007-8-23 08:52 AM 編輯 ]

smilodon

As a senior layout engineer, i would like to say something
& I3 y& ~- E3 w! m# ~, S
: J( o. u1 d. CBasiclly, you can study the standard cell layout of TSMC or other foundries, which are common layout style. Indeed, in analog layout, more expirence are needed, what you need is just a practical project

君婷

了解如何避免或降低寄生效應 乃是畫各元件主要目的 ，原來如此...
所以各公司都有自已要求的畫法是吧^^
至於樓下那位的建議似乎 我自已也常對人說 好像有說與沒說完全一樣，提供一點點思考方向也沒有! 還是謝謝這位資深佈局工程師的建議   3q

m851055

你應該想問各層間的關係吧
. r% F# z4 Y+ _% n
# r5 m4 U( M' vNMOS從P-sub 開始-->Active--> N+ --> Gox --> Poly --> PMD  --> Poly Contact/Active Contact-->Metal1(一般是Al) -->Via-->Metal2
. }2 Z9 C1 y! k, T! V% |8 _
1 Q+ C7 d0 b. V2 R) \; ]1 mPMOS從NWell 開始--> Active-->P+ --> Gox --> Poly --> PMD  --> Poly Contact/Active Contact-->Metal1(一般是Al) -->Via-->Metal2


" [. F3 x; @  a) R7 I, R6 Oconnect (Poly,Metal1,PolyContact)
connect (N+ Active,Metal1,ActiveContact)
$ \7 e8 B- @% ^: B% I! x# K: k% Bconnect (P+ Active,Metal1,ActiveContact)
connect (Metal2,Metal1,Via1)

% i: f7 k2 M5 ~: Y只要熟析剖面圖上述就可知道了，不用去背。
另外你是畫layout，不會考材質啦
3 X. d3 T' O! H, W
; `/ H8 z; c% H以上是相關資料供您參考

world776

您好，我最近学习版图也碰到不少问题，想向工作过的人请教。
0 D1 D3 ?* V6 m延着哪个问题
( b9 ^" Y& H( H' |3 a( @CB  CBD UBM RPO NTN PLMIDE FUSE DNW VTMP VTMN RHI分别是什么层。
一直没搞明白。希望能不吝赐教。

m851055

CB-->指的是PAD layer，一般作為Bonding PAD的定義範圍，且為倒數2層metal的連接孔。
UBM-->一般只的是最上層金屬，或為Au targe。
Fuse-->ㄧ般用poly1 poly2 或metal
3 c* e$ b* T- ]VTMP-->為PMOS 用的參雜
VTMN-->為NMOS 用的參雜

m851055

想到2個
! o: C, [$ X3 R- g$ C( G6 d
, B. g' t7 _/ `1 F2 q* c. tRPO--> 我看過是指Poly電阻一般用Poly2
  D: {5 Q* N! ~5 BDNW-->指的是deep Nwell(深層的NWell)

world776

太感谢了

smilodon

看来我的回答另大家不满意啊 那我再详细说一下我的想法啦：
1 p- o. l: w$ n0 W
如果只是简单的学习layout的流程，那么可以找一个实际的工艺，至少要有工艺文件也就是technology file，在这个文件里你可以看到工艺包含的layer；还有如果要画一个可以生产的layout，那么还需要design rules manual；最后需要的就是verification tools and rules了
6 t4 s  Q; L  e7 u( I
) c* a) V" }6 ^& K1 G: S楼主问到的问题可以去：www.edaboard.com

8 w: r' y! d6 ?/ \' p那是一个不错的论坛，你可以search到很多有用的资料
" r4 N% D* X, y. h
+ H3 _. f2 [9 l/ y' l

SANSUI0304

謝謝你的資料,但是我的閱讀權限太小不過還是謝謝您了

m851055

jianping  ?????
( b5 T/ @4 S6 W3 V
" ?  I0 @, n, Y+ O. u評分很奇怪，看不出哪裡是Good answer!

yueluofenghen

好多自己不知道或者不熟悉的东西，                                 
谢谢大家了

stu0804

Layout的學問真是深不可測,沒有進入這領域,不知其中奧妙

a090426657

電路都可以利用到最少空間不是那麼簡單耶

yhchang

我也無法了解 11樓的回覆  Why 可以得到
& j- C8 U) C' ^" `這麼多的感謝  與這麼多的RDB ???

2 l- d' M# V0 h依我來看  3樓的回覆算是很好的建議
) P0 O: M5 F, g5 pTSMC的 Cell Library其實也是經過 精簡再精簡的畫法
入門者去參考  自然可以從不會說話的 Cell Library上
. Q- j0 I6 r- s+ Q  {% X學習到一些有用的技巧
, b% W# l' b+ l' s4 H
6 Z% y& d( c2 ~& d; B5 s[ 本帖最後由 yhchang 於 2008-2-2 02:45 PM 編輯 ]

summer_hello

要在什么用户组才可以与大家共享知识呢
希望班组能告诉并支持我，十分感谢

maleant

我想對一個layout新手來說
. }' G4 @* q* c7 _能有更多的前人心血結晶來參考
應該能更快進入狀況內吧
- @7 ~0 _; Q1 G
5 O" e( }" n7 H+ D6 ]: \4 p感謝樓上幾位大大的不吝分享!

arichpanda

感謝分享好資料，可惜我沒有錢可以買= =
錢花得太快了，又賺的太慢.....

雷迪斯

好多不知道不熟悉的東西
3 J' H& I# D) Q% I; t/ B. v2 N謝謝大家的告知
又學到了很多