請問那裡有op amp的layout圖及反相器各材質間關係的介紹

君婷

因為學校教我們第一次畫反相器時，各層材質之間的關係 是由學長帶 並且學長自已本身就講的就是非常的馬馬虎虎不是很清楚。
6 I5 U3 {  g; {% \7 C而畫過反相器後 我們才知道1棵cmos 原來就是要這樣畫都已記憶了畫法，但如果等到工作面試要詳細介紹各層材質間的關係及各材質是
# F6 t, @; n7 K$ P  `, X什麼? 這點 我就非常擔心了!因為已把結構就像畫圖一樣記起來 一棵n型或p型電晶體固定就是要這樣畫早變成記憶 。
所以請問那裡有資訊有特別介紹關係嗎?
還有另外那裡有op amp的schematic圖及layout圖
1 |8 |" w& F, d, U* b小妹我手邊的書並沒介紹到op為例子的圖 ，但想要問一下 先進們網站上那裡有提供 麻煩一下謝謝^^
9 \0 w0 ]7 q' z% L, e% j" v& H(另外含有介紹op amp各層材質間的結構，這樣才好記憶這元件畫法)
$ z$ O4 W' P; I
. i7 F/ |+ g0 Q, X% j9 ]" q[ 本帖最後由 君婷 於 2007-8-20 03:50 PM 編輯 ]

Oo海闊天空oO

我想~~
4 @: |- K, ]8 _( W& @每個電路的LAYOUT都沒有所謂的固定畫法
全憑個人的經驗和熟悉怎樣的畫法~~
6 t+ j0 E' }2 T! R) O7 t  c) L( p' Q因此所謂的反向器畫法~~
$ [9 Z; m$ ?9 s/ ?% A也並不一定要遵照講義上的畫法
只要是面積小..寄生效應可以降到最低..
% ^' B0 q* G& ^4 g2 v$ c! r; ]就是好的畫法..
1 z+ ~$ L7 N0 v( O1 x
/ |2 Q. N/ j: D* q5 P2 }9 W如果要參考的話...

下面有一篇矽拓科技的LAYOUT研討會電子檔
7 {  f, @& z- _3 e$ u可以提供給您參考..
裡面有比較常用的排法...
4 Y* \8 E& b( q. P) I- v5 m但是還是要說...
那些排法並非固定...
" _0 T" L' Y9 ^4 [# V但是入門時...必定是照著別人的畫法..
熟悉之後...只要了解如何避免或降低寄生效應..
相信您可以發展出自己熟悉的畫法

2 T$ c8 d& H) Z- |* u, U[ 本帖最後由 jiming 於 2007-8-23 08:52 AM 編輯 ]

smilodon

As a senior layout engineer, i would like to say something

6 J# |( t0 e4 F7 I. i# jBasiclly, you can study the standard cell layout of TSMC or other foundries, which are common layout style. Indeed, in analog layout, more expirence are needed, what you need is just a practical project

君婷

了解如何避免或降低寄生效應 乃是畫各元件主要目的 ，原來如此...
) |3 |# j- g' G所以各公司都有自已要求的畫法是吧^^
至於樓下那位的建議似乎 我自已也常對人說 好像有說與沒說完全一樣，提供一點點思考方向也沒有! 還是謝謝這位資深佈局工程師的建議   3q

m851055

你應該想問各層間的關係吧
+ J, J/ d: j9 U( {0 S& O$ P1 G
; i; t! F# ]: q& _) fNMOS從P-sub 開始-->Active--> N+ --> Gox --> Poly --> PMD  --> Poly Contact/Active Contact-->Metal1(一般是Al) -->Via-->Metal2

PMOS從NWell 開始--> Active-->P+ --> Gox --> Poly --> PMD  --> Poly Contact/Active Contact-->Metal1(一般是Al) -->Via-->Metal2
# ~- G) r' k% f9 x- Y. Z) T
: s; N9 K& a9 N6 N" n& N0 E
connect (Poly,Metal1,PolyContact)
0 w; j2 T+ j* n3 D) ~. `connect (N+ Active,Metal1,ActiveContact)
connect (P+ Active,Metal1,ActiveContact)
connect (Metal2,Metal1,Via1)

$ y+ Q" g9 o  k8 N$ b6 J3 O$ Y" f只要熟析剖面圖上述就可知道了，不用去背。
另外你是畫layout，不會考材質啦

/ |) O( _# m, @/ `以上是相關資料供您參考

world776

您好，我最近学习版图也碰到不少问题，想向工作过的人请教。
) k7 s' `1 p- W' x* j* n# a; {延着哪个问题
* x) f6 z: s& |$ i/ k1 ?3 G7 hCB  CBD UBM RPO NTN PLMIDE FUSE DNW VTMP VTMN RHI分别是什么层。
一直没搞明白。希望能不吝赐教。

m851055

CB-->指的是PAD layer，一般作為Bonding PAD的定義範圍，且為倒數2層metal的連接孔。
UBM-->一般只的是最上層金屬，或為Au targe。
Fuse-->ㄧ般用poly1 poly2 或metal
VTMP-->為PMOS 用的參雜
VTMN-->為NMOS 用的參雜

m851055

想到2個
+ a  n9 J4 j; u  }
2 ^8 ?. w5 j/ }4 ?RPO--> 我看過是指Poly電阻一般用Poly2
- j7 r0 k8 G. |2 ]# F( ^DNW-->指的是deep Nwell(深層的NWell)

world776

太感谢了

smilodon

看来我的回答另大家不满意啊 那我再详细说一下我的想法啦：
1 \1 [+ ]# }0 t" u: ^
, h9 X- ^9 F2 X+ B如果只是简单的学习layout的流程，那么可以找一个实际的工艺，至少要有工艺文件也就是technology file，在这个文件里你可以看到工艺包含的layer；还有如果要画一个可以生产的layout，那么还需要design rules manual；最后需要的就是verification tools and rules了
5 N) ?2 D5 ~% @& a) D
% G0 w1 d0 k) O7 f$ P3 |楼主问到的问题可以去：www.edaboard.com

那是一个不错的论坛，你可以search到很多有用的资料

SANSUI0304

謝謝你的資料,但是我的閱讀權限太小不過還是謝謝您了

m851055

jianping  ?????

1 H/ t. J4 ^+ S* U評分很奇怪，看不出哪裡是Good answer!

yueluofenghen

好多自己不知道或者不熟悉的东西，                                 
谢谢大家了

stu0804

Layout的學問真是深不可測,沒有進入這領域,不知其中奧妙

a090426657

電路都可以利用到最少空間不是那麼簡單耶

yhchang

我也無法了解 11樓的回覆  Why 可以得到
$ Q) e8 w9 m( n( f這麼多的感謝  與這麼多的RDB ???

依我來看  3樓的回覆算是很好的建議
TSMC的 Cell Library其實也是經過 精簡再精簡的畫法
入門者去參考  自然可以從不會說話的 Cell Library上
4 s4 |' A0 F, T6 j4 c9 R& S學習到一些有用的技巧

% @4 G9 {6 W4 C; H[ 本帖最後由 yhchang 於 2008-2-2 02:45 PM 編輯 ]

summer_hello

要在什么用户组才可以与大家共享知识呢
希望班组能告诉并支持我，十分感谢

maleant

我想對一個layout新手來說
& h+ f; C7 t) Z, _! C) u9 e4 G能有更多的前人心血結晶來參考
! Q1 {6 o' a) m! L& i# R2 ]* E8 d應該能更快進入狀況內吧

/ r" d% B6 y7 t, e7 R8 p感謝樓上幾位大大的不吝分享!

arichpanda

感謝分享好資料，可惜我沒有錢可以買= =
錢花得太快了，又賺的太慢.....

雷迪斯

好多不知道不熟悉的東西
謝謝大家的告知
又學到了很多