請問一下關於Xilinx logic gate的關係

小朱仔

想請問一下各位使用FPGA的先進
+ t8 v+ v% f, W. s" d$ dXilinx產品系列的容量大小是要以那個為依據才是一般要購買自己所需Design的FPGA
是System logic gate, CLB, Slices, Flip-Flop... etc..
0 h% P% K$ M. |; f不知道這些是否有關係式?
據小弟所知在Virtex2及Virtex4 1CLB=4Slices,而Virtex5好像是1CLB=1Slices,
請各位先進給與小弟指導一下,謝謝~~

tommywgt

Virtex5
2slices = 1CLB
# `1 U5 B; ]3 d! \LUT(Loop-Up-Table) 是 6 input, 每個 LUT有2 個 output
2 c; i0 e3 V( ]1 c/ `' J每個 Slice 皆有 4 個 6-input LUT
/ t" M. v" L+ D每個 LUT 皆有一個 Flip-Flop
7 l8 u, t7 s: a最高可達550MHz

3 V* ?& O7 w; W  \8 d+ GVirtex4:
# }$ f, E# n: M8 w9 y" {LUT 是 4 input, 每個 LUT 有 1 個 output
1 CLB = 4 Slices
4 r& r# X) N5 v5 d7 i每個 Slice 皆有 2 個 4-input LUT
2 U7 }- y8 C, E3 V" C% R最高可達 500MHz

# ^9 \1 x$ H4 d" e- ?( ^( e當要完成一個 8:1 MUX 時, 使用 LUT6 比使用 LUT4 來完成將會少用10 ~ 15 % 的 CLB
而且, LUT6 只需要 1級的 gluet logic, 而用 LUT4 則需要2級才能完成
平均而言, lut6的好處多多囉~~~

小朱仔

感謝tommywgt版大的解釋
原來Virtex5是1 CLB = 2 Slices
難怪我怎麼算都不對
; V0 h7 ?$ f" J' Y& V; f9 H3 \終於懂一些些了,謝謝~~
; U4 T  N7 l( X1 |. u
& \* [! G" d$ \+ t  _7 [

russell

用LUTs來計算,比較能知道用掉多少資源!
1 K. U4 v8 f9 `* [' T* o如果是IC設計,有錢就買大一點的!驗證用的Virtex,
1 Y: f* ~: p/ L9 B0 S2 P+ a; U如果可能要量產,可以考慮cost down的LatticeFPGA,
<彥陽科技>
0 v' [2 ~7 r7 I8 \& [  A: Orussellhsu@pmaster.com.tw