那位大大會控制memory使用verilog

小昌昌同學

大家好：
      我的code裡面有memory那麼我如何控制他呢？
誰可以大概寫給我之類的。D(DATA ), Q (output), WEN, OEN, CEN,這是腳位，這個是要寫在code ，
那麼test code是要一直送data的。

tommywgt

這個看起來並不是寫code的問題
前題是你要先看的懂RAM 的timming chart, 寫code只是一個實踐的動作, 而且你的問題並不清楚, 無法直接回答你, 不過你也可以上網去找一下別人寫好的coe看合不合你用

Cappuccino

從Synplify Pro reference manual節錄一些single-port RAM的verilog code，你可以參考看看
% s  A6 L; B- F雖然不是控制memory，但瞭解memory行為有助於你控制memory
! S8 p4 F7 e9 o  E, b
% ^  q$ S- U* y) FThe following segment of Verilog code defines the behavior of a Xilinx
single-port block RAM.

- _; F$ N: P, `- Z! V* Zmodule RAMB4_S4 (data_out, ADDR, data_in, EN, CLK, WE, RST);
output[3:0] data_out;
, _6 O& l6 \' ninput [7:0] ADDR;
input [3:0] data_in;
input EN, CLK, WE, RST;
+ m, k7 @0 {' Zreg [3:0] mem [255:0] /*synthesis syn_ramstyle="block_ram"*/;
reg [3:0] data_out;
always@(posedge CLK)
( S# q4 n) }7 j% {0 H2 Xif(EN)
, z$ p) n6 n; A# ]if(RST == 1)
data_out <= 0;
else
) F. t, G5 f7 Z7 ?begin
if(WE == 1)
data_out <= data_in;
  R# V3 D& C, f  e/ felse
data_out <= mem[ADDR];
& }3 t$ l+ l6 Bend
always @(posedge CLK)
1 M8 A$ a& O# Cif (EN && WE) mem[ADDR] = data_in;
" ?- d5 K% _3 \' ~( Q- y, iendmodule

norm

你要做的Memory是SDR SDRAM or DDR??

  g. l4 M0 [7 p& T, J9 L& N2 _, h依照SDRAM來看的話..你應該要先做FSM..

再依照FSM的狀態去寫Verilog..