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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › ncverilog仿真中的问题...
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[問題求助] ncverilog仿真中的问题...

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1#
發表於 2007-7-13 15:33:09 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
在ncverilog下仿真6 g, A/ s* h  e& k- i
报如下的错, @" a' ]( @' m& N6 l
5 f. ]" c- J$ I8 G  S
sc_cosim.cpp:818: failed assertion `f'
8 @# C* G, R2 e" `$ I% }" jncsim: *internal* (Unexpected signal #6 (Abort), program terminated).: u3 s2 D. V4 m+ p& E) f
*** tbsc ERROR: TB_SIM_FAILED
7 m4 _- i7 Y( L2 ~; x2 \! n: d1 n9 M$ S0 l( h# i  N( Q) z

* g; R1 A$ p) @7 }# X( D请问,这个中断是出现在什么地方的错误??
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2#
 樓主| 發表於 2007-7-13 15:48:15 | 只看該作者
這個問題是在實例化BFM糢塊的時候,報的錯誤...6 l; T8 M- }  C1 b: L! d8 \
  P# J2 t0 z7 ^; }% W
我檢查暸很多遍BFM,沒找到原因..鬱悶..
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