關於PowerMos的Layout

小朱仔

小弟近來有個專案是做DC to DC Convertor的Layout
裡面主要有一顆PowerMos Size W/L=8000/0.3
  s2 X! E( G% g6 p& ~8 i, J據聞Lay PowerMos主要就是Latch Up及ESD的問題
所以想請教一下有Lay過PowerMos的各位前輩能否指導小弟一下,
1 H% t( r0 f3 \2 f或有參考的資料可供參考,謝謝~~

mt7344

Power MOS 這東西!!  只有靠經驗!!
( B6 h; A# @) h: c要 ESD 好就只有拉寬 Drain 端的 layout!!  --> Rdson 就會變的很差!!
% l; q) ]! }* {" c9 t6 W這是要 trade off 的!!  所以只有靠經驗!!
! `5 u% S) s/ X有一個  比較好的方法就是!!
4 C8 T! P/ ], s多做一下  ""反向工程"" 看看人家賣的產品是如何 layout 的!!
這是一個  很好的學習經驗!!

skeepy

SOURCE端CONTACT TO POLY距離與DRAIN端CONTACT TO POLY距離
要比基本CELL拉遠些,要多遠靠製程上的經驗值,因為MOS已經很大了無法
依照ESD RULES下去劃,另外考慮的是劃FINGER或是井字型,再來考慮是最
) i- V0 z5 O& l( W' r& T- ~上層METAL如何舖設,有PMOS和NMOS的話要考慮兩者間的LATCH-UP問題,
PNMOS距離拉遠加DOUBLE RING.

vlsi5575

powerMOS我有處理過
: h. u9 ^* o! K如果size還可以接受的話,最好就是用ESD rule畫,
這必須要跟designer討論,
如果可以這樣子實現的話,
那ESD跟latch up protect就一定沒問題
也就不用擔心了
不過如果限制於面積大小,
  H/ M- `8 o: |0 h* a那也可以把source跟drain的距離拉小一點,
3 K5 y. h5 p% }9 l- Q甚至如果有rpo的也可以拿掉,
因為畢竟不是像PAD裡面要做ESD protect
總之就是如果designer同意的話,
討論之後就可以偷一點,只是看要怎麼偷,
方法都差不多那樣
+ S2 s$ J# h/ A' {1 h% Z
不過畫powerMOS除了MOS的架構以外,
) g% e/ \5 [! d( [最需要注意的就是要可以meet design端的current density,
5 p3 U  N) B1 ~- N( m& K這也有關於整個powerMOS array的floor-plan.
' ]# {  z  l( x2 i0 {  q% c2 ?因為你在問題裡沒提到,所以我另外提一下
! ]$ \% O) g3 C8 Z6 `" a& C' |
小弟的淺見啦~~
) x: X+ I. ^  E* }) O5 o0 B如果有不對的地方還請各位先賢指教!

wiwi111

ESD 部分是不用擔心的,因MOS很大,大量電子進入時則會
7 {7 Z4 X; T4 W- Y- H很快四處洩放掉,而latch up部份只要P和Nmos 間有Dobule
gardring 則可避免了,就這麼簡單,給大家參考.......

m851055

原帖由 小朱仔 於 2007-7-5 01:55 AM 發表
- w4 _- B4 l6 P7 r/ K  o7 F$ O小弟近來有個專案是做DC to DC Convertor的Layout
$ z* _. ]: p. g/ v/ O5 V裡面主要有一顆PowerMos Size W/L=8000/0.3
! l4 X8 }' w; f據聞Lay PowerMos主要就是Latch Up及ESD的問題
所以想請教一下有Lay過PowerMos的各位前輩能否指導小弟一下,
或 ...

- s- J" G" o4 v2 L! y0 w6 j
, s5 l- e! B) H% @2 l: n
1 L: Z7 v  b+ T5 Nlatch up較好解決在device layout周圍畫上double guard ring。
而ESD問題一般Source端的Contact只要照rules即可，而Drain端contact則大約是source端的2-3倍。也可套用foundary之models，不過空間會較大。
( l2 s- e# U9 [2 }  \4 q- ?, f  p另外W/L中L=0.3um國內之high voltage tech.，應該沒有相關製程，因為國內之技術較弱，高壓製程高階技術尚待建立。

bowbow99

劃井字形～
/ A" ]$ {: N0 ?/ W# fpoly的L劃0.3
( s' B  i8 G+ nlvs的結果L會變大～
顆數越多會越大w1000~L就大到0.33...多
這樣lvs怎麼驗證都不對！

kerzon

回復 7# bowbow99

8 ~4 `, L, q9 X
4 i! Z: ]* Q6 G3 e' j$ W) |    多出來的是交叉處，(紅色圈圈)，所造成的，要在驗證上忽略掉

Abel_1909

受益匪淺。。。。。。。。

lnxmj

power mos 在esd性能上还要考虑均匀性，如走线的均匀；source/drain cont的处理，drain加ballst 电阻等。可以看看esd的书籍。