很怪的layout的錯誤！

jine608

最近小弟在玩layout（自己亂玩）！
& D% d- _* {: Q4 }- }不過，在virtuoso編排！
. ~4 e: A' }5 u' Y1 m但是，在驗證方面出了問題！
# U9 Y3 I9 X0 ~2 x: K0 N* o所有pin腳和接線全部都驗證ok！
' q4 I( T4 ~9 i/ w! }但是，只有一個錯誤！
就是無法打gnd這個pin腳！
( t3 U! @$ @6 L只要打上去，在LVS方面就是無法驗證，
# t8 C* t9 ?0 S8 p以下是我所看到的錯誤！
. u- N6 @( c) r) G" S! B7 r$ `" Y請各位前輩給小弟新手我一個答案！
是否可以寄信給我！感激不盡！
小弟的信箱====>jine608@yahoo.com.tw
' ~" d. Y' t) }
- E  O8 {" q" i7 I  CLVS方面所出現的錯誤！
ERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
ERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report
***Galibre finished with Exit code
) ]" |7 c. M' i0 ?3 M( @  `
' t" T$ a+ m- U# T以下是VCO_test.lvs.report
Extraction Errors and Warnings for cell "VCO_test.calibre.gds"
2 E' }+ e3 y! N. t---------------------------------------------------------------
0 |! }$ B9 U+ h3 ?- _7 S
% s' |5 x- ~3 e; C/ jWARNING:  Direct connection between different ports:
          Port names:  gnd  gnd  
) f- S# p! W+ \+ K) R, r. WWARNING:  Direct connection between different ports:
$ n! ~( o* \7 e& q7 g' C, e# V1 M# ]8 d          Port names:  Vplus  Vplus  
- [- R* ^$ o# b: W# S- cWARNING:  Direct connection between different ports:
5 y& @1 n& l% v- L* ~" `! @          Port names:  Vminus  Vminus  
WARNING:  Direct connection between different ports:
+ J, P/ |; ~( V. D! d8 T( t1 p          Port names:  vdd  vdd  
' V' n, i- W& Y! W0 BWARNING:  Direct connection between different ports:
# x7 _( h0 `- M* C; t8 T# y7 {, N          Port names:  Vctl  Vctl  
  |( Z  w- O  ^' [# P9 u

+ P% ]% [8 B) S8 K! u
; A( A' i" x- _Conflicting connections STAMPing layer sub:2 by layer psub.
  ]' q" W; O5 T' X   Location: (-247.595,2.410)
' ?  L6 E, M9 g8 y- L6 v% I9 u' s8 ^   Nets:     733 gnd

wlyi0928

能否請問一下...您看起來是在學校使用CIC提供的佈局及驗證軟體,不知道是這樣子嗎?
又,請問您是用哪種製程呢?
" i3 s  {2 M- I
' n: v5 R3 y+ u9 V看您貼在這裡的report,感覺上Calibre LVS並沒有跑完,
因為這兩行:"ERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
8 F! Y; Z: L/ W4 Y                 ERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report"
都顯示了check abort的訊息.
; N. |% |/ l& d) k! [# E, Y7 G9 m; U另外,在extraction errors and warnings 也看到與gnd相關的錯誤訊息,
) ]4 a, `/ V5 ^8 a* H* r老實說,我大概有往一些錯誤方向做猜測,只是可能需要更多資訊才能找出到底問題出在哪裡.
3 \9 M! _, G! B7 _8 F若您是使用CIC提供的TSMC 0.35um, 2P4M Polycide製程,
) B' u8 Z4 B, {且若是您方便的話,是否能請您把該電路的gds file,用來驗證的Calibre LVS command file,和電路的netlist file寄給我,
那麼我或許能夠幫你轉gds file進來看看問題在哪裡, 再給您回報, 不知您覺得如何?

若您使用的並不是以上我所提到的由CIC提供的製程,
那...我再想想辦法,看如何能提供你關於此問題的解答.

; H* L; L! y; x# \嗯...我不知道在這裡留下我自己的email address是否會違反版規,
所以我暫且不留,若您覺得我以上的提議可以接受的話,
請您再留言告訴我,或許我再看用什麼方法私下給您我的email address.
希望能對您有幫助.

4 {' x" A; p5 |- C$ R' Vp.s. By the way, 我現在是學生,之前曾在業界服務過約兩年,因此在Layout及Layout Verification方面的能力雖然不是頂尖,
1 ~2 H$ j) n- r4 E: {# n但至少目前我在學校實驗室裡還沒有遇到我不能解決的問題.
4 h/ k5 s) u7 b2 ?* X+ C另外,我想您也不用擔心您的電路資訊會被洩露出去,我只是純粹想看看有什麼地方可以幫忙您的而已.
6 C/ _! |8 d0 L1 d當然,若您的問題已經獲得解決,那樣當然是最好的了.
' D* n  H9 {: }8 X. @  n" x5 [) v, Y0 h祝您順利!!

cjchao

Looks like you have different ground pins and then they are shortened together via p-substrate.
+ i: ~. n1 D) T$ \. r0 a: KYou could separate these p-substrate with usage of PSUB2 layer.

lli3793

我碰倒過，就是說短路了
你的 gnd 和別的 port 短路了，才會有這種現象