如何計算Dual-path PLL loop bandwidth?

neterlin

Hi,
   有人做過Dual path架構的PLL嗎?loop BW該如何用手算?

hawka

我直覺的想法就是把兩者的tansform function相加
' Z6 c, k. m7 B3 @  z[Kch1*((R1)//(1/SC1))*Kosc1+Kch2*(1/SC2)*Kosc2]*(1/S)
求得BA(s)
! l3 w; C1 H, R. g) B2 V) {再來推導其BW
由上式會產生一在原點及1/R1C1之兩個pole, 另會產生一個zero
" f. _- y& W' L9 M8 D為求穩定zero須在pole之間

以上為個人一點淺見
! y# l8 M/ Y1 M5 {9 H5 V如有錯誤, 還請指教

afor

可能還是要看spec的需求,若可以的話
應該在某些條件下,可以簡化成只有一個迴路
, x4 U8 I  E) O: {那就可以簡化成傳統的PLL

mmtx

如果我沒想錯,這應該也可叫做two-point modulation.
可以說是low-pass(kch1)和high-pass(kch2)兩個loop.
) `; c  }" H8 ~4 _* W% dLP是locking frequency,HP是introduce mdoulation,
& C% l& |8 Q0 l  r. w3 ?所以基本上LP path的BW要和HP path的BW一樣,3dB cutoff freq.
要設計成一樣,這樣就能保證flat frequency response in whole loop.

至於loop BW的計算就是trade-off between phase noise requirement
1 H8 i% L) {* r. Y( U& n" pand modulation quality depending on the application.