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[問題求助] 90nm製程的Threshold Voltage (Vth)數值的疑問??

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1#
發表於 2008-12-24 23:51:49 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
由於學術的研究需要,所以要模擬90nm製程。
6 D$ Y* e+ K- H, N4 _! @1 {% y' Q* X* o
在過程中發現Vth(Threshold Voltage)並沒有比較小。
. e$ M3 u7 P" y; m* Y  |) i
8 r' h/ l4 A" l範圍大概是在0.5v∼0.7v
多吧∼!!(在Linear與Saturation region)
* H4 ~1 B2 n; o# }: H
8 a3 M  V( ?# ^; N然後我查一下聯X電子的SPICE MODE的pdf檔,在Saturation region
' z! Q2 ^4 J# `/ [  q" ^
file:///C:/DOCUME%7E1/Riley/LOCALS%7E1/Temp/moz-screenshot-2.jpg1 I; j& \" T6 g4 z% {. O8 D: i
發現它的Vth可以到0.3v∼0.4v多,我照著它的W/L的size去模擬。+ g, }- z* g/ T) e' }

+ I  O1 W: o1 T去lis檔看Vth值,似乎沒有上面寫得那麼小,這到底是怎麼樣呢?
( @# k, Q% Q" Y& C: J2 \, T
/ f% E& @2 m. E它也沒有給VGS的大小,就只有上面所出現的VDS=1.2v。
+ b& L. ~) O0 w/ @1 k' S
- l& E& ]& ^" k' Y+ w& k: }另外,我想問一下如何用hspice模擬出Vth vs L(length)的圖形啊??
, e* ?% w: q$ ]! O  L
4 G5 N: v3 v8 e9 o- R! U1 d
% @1 [6 Z, I9 z

% I2 p8 w$ E- ~* x- ?
* A% H* ]9 H1 o2 C, G8 i& ~

/ {4 Y2 b& I9 `4 g# U8 m4 P* h[ 本帖最後由 異星人 於 2008-12-24 11:58 PM 編輯 ]

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x
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2#
發表於 2008-12-25 13:22:37 | 只看該作者
跟你用的model level有没有关系呢?$ J2 h8 v, E$ k0 v9 n
文档中提供的应该是某个W,L下的实测值,model level不同考虑的实际效应也不同。
3#
發表於 2008-12-25 13:34:13 | 只看該作者
楼主,建议你仔细学习一下什么是阈值电压,再学习一下二阶效应对阈值电压的影响,然后再来分析这问题。
! V) B8 t' Z# u( s0 c可参考gray的书,或《数字大规模集成电路设计透视》开头都会讲这些。
4#
 樓主| 發表於 2008-12-25 18:20:57 | 只看該作者
Threshold Voltage(Vth)這個我當然知道
  Y% _+ |7 K* c% M+ e4 x* N+ G8 ~7 D
9 H" c. Z  G8 ~跑過0.35um與0.18um的製程,0 Q! G- \& ?, H

3 z2 D( l7 L2 _它們的Vth都不會太大,可是90nm製程的Vth卻沒有明顯減少,
' m+ ]; I$ j0 n) t- R% Q8 P) ?% N8 R
讓我懷疑是我的LIB跑錯了呢??
# F8 P3 R  z# @8 X& W* A. a
( m% x$ C3 T) n% t7 m2 e還是90nm真的是這樣子啊??
" F0 z# d3 N* m: ?
1 @1 k3 {+ b9 G( r6 K0 k因為NMOS在cut off 時Vth=800mV多∼!!
, Q# _6 t+ \% w- t, H- q; f* E; T
, O1 o6 {8 m' N# s# O' F所以才另外問一下如何用hspice模擬出Vth vs L(length)的圖形啊??
5#
發表於 2008-12-25 23:56:20 | 只看該作者
我印象中,製程的微縮並不會影響到Vth,也就是說到了45nm,Vth也差不多那個值。
6#
發表於 2008-12-26 00:18:22 | 只看該作者

回復 4# 的帖子

那看来是我有理解不深入的地方了。
2 l5 h! L6 b) J1 l' S+ R7 o原文中说:然後我查一下聯X電子的SPICE MODE的pdf檔,在Saturation region
% i7 S8 Y% ^7 i4 ?# U發現它的Vth可以到0.3v∼0.4v多,Vth还分saturation region的和cut-off region的??头一次听说。
4 ], `4 l) t8 u/ V* a! \原文中说:我照著它的W/L的size去模擬。去lis檔看Vth值,似乎沒有上面寫得那麼小,這到底是怎麼樣呢,它也沒有給VGS的大小,就只有上面所出現的VDS=1.2v。Vth不就是VGS么??& W* h8 E; G$ {. Z, M3 b9 }

& K7 T; o+ g* W6 y0 C另外,楼主的问题究竟是什么?是说你仿真结果和fab提供的文档不一致么?
. H# O5 V3 y+ Z+ s$ ~9 {还有楼主的图片是你的仿真结果还是fab文档?
2 G- {" R  ~& @# S  QI'm really confused...
& g* _" F/ L) t3 Q3 U$ E等待高手解答吧
7#
發表於 2008-12-26 00:23:31 | 只看該作者

回復 4# 的帖子

请问楼主,你是由何种逻辑得出90nm的工艺Vth一定会小?影响阈值电压的因素有很多,工艺尺寸缩小仍然可以把阈值电压做的与大尺寸工艺差不多,为何一定会变小呢?
8#
發表於 2008-12-26 08:51:36 | 只看該作者
LZ以为90nm的Vth是多少呢?
9#
發表於 2008-12-26 16:41:26 | 只看該作者
90nm的Vtn0  一般就是350mV∼45mV左右吧
10#
 樓主| 發表於 2008-12-26 22:44:08 | 只看該作者
若是我改變Vbs的值的話9 C( V* x) M, N

4 s+ p( ?2 P( [就可以改變Vth值了7 L& v7 a' J% ]

) P/ p' T: j* y" kNMOS增加Vb的確可以減少Vth,但我想知道原因。* {) }+ B( [0 u) }( F
1 |! c1 S: N) t0 R) h
由於跑過兩個0.35um與0.18um製程,
8 B$ |5 e. h1 B" J- |, x7 J& r
, i& {" t( H& J$ v- }# S7 P直覺上,會認為Vth應該會減少。
! h, r$ w& l% P0 |& z; p- \; y( i/ N3 ~$ Z9 l! K
由於我使用與其他兩個相同製程W/L的比值
2 q5 A5 p! W& S% D/ r2 e
4 Q% @( r3 A7 S* i4 k+ i3 R發現90nm製程的Vth竟然比較大,. b; p' Y2 z2 b- {
. y4 X. P' k! W/ U1 b8 S. e6 D3 S
所以覺得很奇怪,在相同的W/L的比值之下6 z) @$ ?; N4 _" P6 O' g4 i

& o' A- l0 T4 W6 dVth或許應該會接近,更小的製程應不會比大製程的Vth大, g/ t* M( D, k2 U1 h) [8 G/ r! s6 u
: R, w2 s' K7 k9 ~$ o( c4 Z
所以才會提出這個問題∼!!
# H& j! {( }3 s8 \
7 @1 z3 P! e) [1 v! N' E若是Vth沒有逐漸的變小的話,那VDD何必減少呢??. K! k( N) [; L0 l
" e! \& b7 \. ~2 j; T
0.35um→Vth=0.5V~0.7V→VDD=3.3V
+ F, M3 v# A* Q" K% `, u6 p
$ _( h! s1 j* x7 b0.18um→Vth=0.5V~0.7V→VDD=1.8V
! `; m0 w5 M' x! \/ Q0 B, u; `9 I; T9 T# H& w7 m# m
0.09um→Vth=0.5V~0.7V→VDD=1.2V
9 E* T4 Y: [5 s7 l
: Y7 T  ^- H; T3 W+ F9 _3 K) {在製程縮小,而Vth沒有跟著逐漸下降的話,
. [, I  u/ T' u8 K- J6 D* Y/ W/ [1 D& R/ S
若是考量到功率大小的問題的話,, x1 r4 r3 x3 M* ^' m) a

: C6 a  t# I5 T3 A8 {我想現在用成本最便宜0.35um製程就可以了,VDD給1.2v
. \& I/ v. R3 ^6 i1 Y
+ N7 x0 ^+ m1 X3 f- u* R2 E4 _若是考量到 電晶體數量 / 面積 的問題,就另當別論了。
11#
發表於 2008-12-27 20:44:16 | 只看該作者
Vth可以做的较小,但是漏电很大,所以Vth<300mV不会出现!特别是数字部分,Vth较大,为的就是漏电小!模拟部分Vth可以很小!
12#
發表於 2009-10-5 19:55:46 | 只看該作者
請問 在模擬之中 下VTH= PAR('lv9(MN1)') 求得的意義 跟真實的VTH有關聯或是有意義嗎
13#
發表於 2009-10-6 10:23:23 | 只看該作者
先進製程,Vth不會變低,這是考慮到漏電流...等非常多因素所決定的。
% U6 h% a/ ~- h4 x% Y/ A/ V+ h: DVth跟VDD大或小無關,所以才會有VDD越低,類比電路越難做的情況呀。/ l, c( D0 @  {9 N, d! \

3 K5 ^# ]" D' u$ \+ d# RNMOS vb電壓提高,Vth會降低,這現象剛好跟body effect相反,這是由控制PN介面的bias來改變Vth的一個技巧0 @* I( Z: ]  N0 N1 @
想要使用low Vt 元件但又不想多花光罩就會使用控制body電位的方式來得到low Vt。
3 D; `' `0 S% o! D* W3 z/ U' lPMOS也可這樣做,不過body電壓的控制相反就是了。
14#
發表於 2010-5-21 19:41:11 | 只看該作者
90nm 标准的应该是200—300mv  但是如果你是lp的要大一倍以上,如果是lv的那就要更小一些
15#
發表於 2010-5-28 00:00:26 | 只看該作者
Vth不隨MOS scale而變小 您可參考 Razavi pp 579~583
( X5 {! U! {: Apage 583中間有寫到目前MOS scale不完全是constant field; z2 I2 T+ u" S8 t1 [: I8 m& g
; E. A5 M# R( ^
而Vth隨Vb而變 您亦可參考Razavi pp 24 eq2.22 Vsb為負值就可略知一二
16#
發表於 2010-6-4 15:26:08 | 只看該作者
T90 release出來的多半是low power製程
4 M6 L! J0 V" `3 I3 \( hU90 則可以用到normal的製程9 @4 o. |* p3 d9 [
看看你拿到的model是甚麼
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