QUARTUS II是否有正緣觸發的元件??

jimcooper

在Block Diagram的模式下
如果我輸入一個方波,而輸出想要得到正緣觸發的波型...
- b( f+ Q0 q+ U# }# h9 D- F: i6 A+ t請問有元件可以辦到這個嗎??

! z! _- t( Q! H- s. ^' U5 c0 O我是有設計一個電路
) G& ]; f5 Q& F" H9 Q
% Q: {$ b/ C: W: [但是此電路的DATA輸入頻率如果比CLK還快的話,就會失效....
! M1 B. k7 x0 y$ ~% ^所以我想請問各位有沒有單純是正緣觸發的元件..

masonchung

電路的DATA輸入頻率比CLK還快 這是設計的問題 不是元件的問題

jimcooper

我算是初學者,設計上的經驗還不夠,以上是目前我所能想到的電路....
因為我找不到只有單純正緣觸發的元件..
不知道QUARTUS II是否有這項元件可以使用...

, M2 i" c- {1 k* x# d% k請各位幫幫小弟我這初學者...

jason_lin

Quartus II當然有這個元件,用線路圖Design時,打開Sambol list,在primiives裡的storage裡面有個dff元件,這就是了呀^^

jimcooper

- d7 ]) s0 r/ O
( D/ d; @  _, F% d以上是我直接對DATA及OUT做手動設定的.....我要的感覺是這樣
DATA是輸入,然後OUT是輸出,DATA在正緣的時候,直接輸出一個PLUSE,其他狀況則是低態

這個D型正反器有辦法做到嗎??

jason_lin

基本上不管是哪一個軟體,根本沒這種元件,如果要這種元件,要自己設計.
. r; w/ L; H; R! w) l0 ^* l1 gPLUSE的寬度最好用一個clk去做,做成同步訊號,如果用gate 做delay去做,會比較危險!
$ E* @3 Q' v/ f. G5 }4 f加上你的圖怎麼沒clk訊號?只有DATA跟out1?
Data是clk吧?

addn

您好
1.你的DATA 最小週期,OUT的脈波寬度的要求為何?
2.這功能,最簡單的跟本不須用到CPLD,FPGA,
  一個電容一個電阻兜成微分電路即可

jimcooper

先謝謝各位之前的回答^^
但是我又發現到一個問題........

' L: }) h* y2 O) f, G& e% {4 h我在書上看到一種電路圖,應該是可以達成我要的目的才對
& j" c. O; F, Q9 {但實際上用TIME MODE模擬出來的卻完全沒效果,讓我感覺非常奇怪
5 p# ~. i, |  Q7 ?* W8 D7 I: I以下

. O3 M$ h  V1 t; W6 p! d1 M& M



照理說用XOR的效果應該是 "1 0為1" "1 1和0 0為0"
但是從模擬的結果顯示,卻沒有XOR的效果??
這是怎麼回事呢??
% w) T0 f2 ]' d7 ?$ T3 }, N7 F模擬跟實際硬體實驗會有差別嗎??

jason_lin

Hi,
設計CPLD和FPGA跟設計IC不一樣,不是每個邏輯都可以自動做出來,因為軟體會最佳化掉你原本想設計的樣子.
% [# M3 h: \4 F  Z此時須要下一些限制去達到你的需求,你這個例子不須要這麼複雜,幫你Design一個你須要的function,如附件圖(其中LCELL是Altera提供的Delay cell,在Altera lib裡).

jason_lin

還有須要特殊的Function時,我們再來討論討論一下^__^
希望對你有幫助!

jimcooper

謝謝您的解答....
我會去試試看^^