Quartus II中Chip Planner的delay time

ccmkn

因為本身設計需求，我需要利用Chip Planner來手動布線並調整適當的delay時間。
/ P( J/ H$ G; C6 m$ V而假設我設計一個輸入經過一個BUFFER然後輸出，在Chip Planner中可以利用fan out的功能查看到其delay時間為：
' m4 u1 V6 N/ f6 Q
從CPLD輸入port到Logic Element(也就是我設計的BUFFER)的delay時間為：2.590 ns
LE內部到輸出的delay時間為：0.2 ns
  w: |7 W( Y; ^: P" t7 D從LE輸出到CPLD輸出port的delay時間為：1.695 ns
6 y9 V' ?# S! ~- b# i! S4 R
4 Q2 s* N) T" V1 X, X從以上我推算從輸入到輸出應總共delay約4.5 ns，但實際當我將輸入和輸出訊號接到示波器時，發現其delay時間約15 ns，
Quartus II的模擬跟我實際量測兩者差異太大了，這樣是表示我不能相信上面的delay時間嗎，還是有哪個部分是我忽略沒注意到導致兩者的差異？

拜託懇請解惑了，

3 z' i: e0 X7 ?感謝。

jason_lin

Chip Planner可以調整delay???
好像沒這個功能吧?
5 W4 J3 g/ v& l看Timing應該看report裡面的比較準吧!
因為布線完的delay都存在report裡(Timing report),
- k$ D( h* `0 o' f' Q而也不應該看fan out吧???
2 z! R/ F1 [  j" Y. l. z應該由Timing report裡看delay,不合需求的話,下timing constrain去符合你的要求,
ex:在Assignment edit裡下Maximum Delay或minimum Delay去限制Timing.
^_^