APR的問題

abayson

我目前是使用TSMC18的製程 作數位IC的設計
, m9 R2 l2 I; Q) D! N* I9 |$ M2 o
3 s" J8 c" z4 { 可是在APR時 有些問題想請教各位  APR軟體 SOC encounter

; A$ L; Z4 q% n# u) E/ K. B7 ]1. 我在一開始產生記憶體時 預設她的power ring是M2 M3 那是不是代表 我在APR時 core的   
     power ring還有 stripes也必須是M2 M3?
3 `' N: }3 ^1 R6 X5 c
! k$ S+ |3 @2 e" [4 o2.我在APR中 再執行nanoroute之前有檢查DRC跟LVS都是0個violation 但在執行nanoroute後
, o" E/ |2 c) r" F5 }' ^0 G1 N& _   出現2種violation
  
# |! D  {/ A7 z' u  第一種是  Mar violation
Regular Wire of Net U_LDPC/mem2_4/RF2SH82X8_u23/AB_n[1]
* H! o% E! H: w* P6 E: D$ ?- gFalse :  No     Layer : M3     Bounds ( 1868.290, 4131.040 ) ( 1869.290, 4132.040 )
) L# L% x; y: k0 }) Z請問一下 她的報告也只能秀出位置 那這個錯誤是什麼意思 要怎麼修正
0 y  I1 g/ ^0 S" B
   第二種是  Spacing violation
  Regular Wire of Net U_LDPC/mem2_4/RF2SH82X8_u9/CENB_n
, k9 b: n1 k4 P) C$ g  False :  No     Layer : M5     Bounds ( 2781.730, 3643.700 ) ( 2782.730, 3644.700 )
+ [* P) e) K* u6 X  我看一下 他好像是 自動route後 2各metal  間的空間小於lef檔內規定minspace
  這部份要怎麼修正呢
9 b4 N1 I9 e0 j6 Y6 J1 p# m  
   附檔有比較詳細的圖 謝謝
希望有經驗的人士 可以給予指教 謝謝

jianping

1. 我在一開始產生記憶體時 預設她的power ring是M2 M3 那是不是代表 我在APR時 core的   
     power ring還有 stripes也必須是M2 M3?
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7 }3 w- o" Q" f) a不見得~但最好保持M1,M3,M5橫向,M2,M4,M6縱向的法則
% k, V- J) P5 ^( A; Q2 \stripes通常用Top Metal跟倒數第二層,如果你用M2如果又壓在CELL上可能會造成繞線困難,且最TOP的METAL阻值較小較好.


2.我在APR中 再執行nanoroute之前有檢查DRC跟LVS都是0個violation 但在執行nanoroute後
* U3 i2 T3 g, a6 {  c; g   出現2種violation
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OUTPUT GDS FILE出來,然後用CALIBRE驗證看看,看是不是真錯.