APR的問題

abayson

我目前是使用TSMC18的製程 作數位IC的設計
0 E! W% \! }+ |5 M9 v
0 |+ S3 c# {* L0 |  q. m3 t3 ^9 e 可是在APR時 有些問題想請教各位  APR軟體 SOC encounter

1. 我在一開始產生記憶體時 預設她的power ring是M2 M3 那是不是代表 我在APR時 core的   
8 H" \% d9 V* S+ w) m% k; M" u     power ring還有 stripes也必須是M2 M3?
- _* d# f" c/ C9 O. ]) M8 ?
2.我在APR中 再執行nanoroute之前有檢查DRC跟LVS都是0個violation 但在執行nanoroute後
   出現2種violation
$ i( L6 r# P3 _  l0 O6 L& D  
1 `3 P4 W: x; B/ A; e/ p" {- N7 P  第一種是  Mar violation
" z& {6 o# G0 T* C8 z" CRegular Wire of Net U_LDPC/mem2_4/RF2SH82X8_u23/AB_n[1]
- S- o5 k( k* x, S4 _, r/ N' kFalse :  No     Layer : M3     Bounds ( 1868.290, 4131.040 ) ( 1869.290, 4132.040 )
5 k9 M* j; t4 Y0 X請問一下 她的報告也只能秀出位置 那這個錯誤是什麼意思 要怎麼修正
! I; A9 r- h) I* S2 \) g
: }: L  K! }0 F) \& `1 s1 t, {; B   第二種是  Spacing violation
  Regular Wire of Net U_LDPC/mem2_4/RF2SH82X8_u9/CENB_n
( k7 A6 C* A8 O  False :  No     Layer : M5     Bounds ( 2781.730, 3643.700 ) ( 2782.730, 3644.700 )
  我看一下 他好像是 自動route後 2各metal  間的空間小於lef檔內規定minspace
3 ^+ L! A" u4 L  這部份要怎麼修正呢
  
. T  @2 ]3 P+ Z4 T0 c! m1 N2 l8 {   附檔有比較詳細的圖 謝謝
希望有經驗的人士 可以給予指教 謝謝

jianping

1. 我在一開始產生記憶體時 預設她的power ring是M2 M3 那是不是代表 我在APR時 core的   
2 _" f3 E& F7 S/ g; l/ t     power ring還有 stripes也必須是M2 M3?
: H+ |* `8 r7 A-----------------------------------------------------------------
不見得~但最好保持M1,M3,M5橫向,M2,M4,M6縱向的法則
% D3 T, P7 H4 W3 Fstripes通常用Top Metal跟倒數第二層,如果你用M2如果又壓在CELL上可能會造成繞線困難,且最TOP的METAL阻值較小較好.
4 @- a) @, E% u" s! c
7 F- B5 ]3 D  n* s
2.我在APR中 再執行nanoroute之前有檢查DRC跟LVS都是0個violation 但在執行nanoroute後
   出現2種violation
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. N* q9 L2 b6 l; n( m6 r OUTPUT GDS FILE出來,然後用CALIBRE驗證看看,看是不是真錯.