類比佈局、body端、匹配的一些問題，請幫幫我~

bairshinyuan

最近遇到一些疑惑，希望會的人可以幫我解答一下~~
1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
3 l. U" g4 o" e/ Q3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??
1 i. E7 d7 d. H2 g4. 到底為啥要做匹配的動作呢??
* I. b; ^, ]: g, _* G5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
8 ^0 w5 N% K8 c$ D
" D) D' v( f: E9 ?; P: ^" I不論回答與否，在此先謝謝大家囉~~

bairshinyuan

補充：
6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??

motofatfat

1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
; U' R5 P! v% Y會動只是基本ㄉ,特性和達到規格ㄉ要求
2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
可以阿 只要封裝能配合 放哪都行
& u$ S% e$ R0 H8 D3. MOS中的body端，不接電源或地時，會有什麼問題產生阿??
* a5 ~/ r; P9 A, ^* O! v看設計 通常只會 latch up 或是不動作 要看元件鄧作原理
還有  你把MOS 當瞎密用
4 P3 L2 T7 x+ ^7 C3 i$ d/ C 是為了消除雜訊&防止latch up才接電源&地嗎??
( p' a. ~- H9 _& d不一定
4. 到底為啥要做匹配的動作呢??
7 {# ~8 E0 K! G6 w8 {7 v7 q未了使匹配ㄉ元件在製程上做出來愈相同
* a) w/ c/ q: b- M. _電流鏡而言 兩邊愈相同出來ㄉ結果 愈符合預期
5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
6 Y# M7 |5 v/ G9 O* q1 b這邊多爬爬文ㄅ
+ O2 z4 U' a, \! e- p. e6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
有阿 直接放在電路上
通常不會這樣做
所以有PAD limit or Core limit ㄉ說法
即因PAD 決定面積或因Core 決定面積
5 f. q1 K2 p- i$ i這些答案希望對你有幫助

kanoson

3. body effect
6. link finite pads

bairshinyuan

那請問一下PAD limit < Core limit 會怎樣??
PAD limit > Core limit 又怎樣??
$ n: H& b  p& x' h, E9 E$ ?6 W優缺點分別是瞎咪阿??

motofatfat

那請問一下PAD limit < Core limit 會怎樣??
; c! t% i# P+ {PAD limit > Core limit 又怎樣??
優缺點分別是瞎咪阿??
& B  _6 ]2 _& c1 _1 C
( X( c$ V8 l$ m( T# I  `# f不會怎樣
" t( |7 b  W: |- m6 u5 y+ Y( o編個名詞來溝通而已
8 f" C1 w$ n+ t+ NPAD limit 是指因PAD 決定總面積
面積利用率較低
& a# \, k  i& O% M+ `& FCore limit  是指因core 決定總面積
面積利用率較高
一分面積  一分錢
* i0 Z9 l( u' I能做成 Core limit 最好

anita66

Hi,
: ^2 D' _8 r8 Z4 z# w; u應該還是取決於I/O個數來看,例如,pad個數圍起來後,裡面的面積小於core的面積,那就只好採取core limit的方式,至於,pad與pad之間的空間,通常是塞filler,反之,則沒有filler的問題.
" L6 p5 g' x1 K( ]/ q8 k. n. J希望能有所幫助,3Q~

小緯仔

那如果是N-well製程

NMOS的Source&Body接在一起時

. z- y% G4 o; P( `3 N/ j) S而Source又不是在最負端，那該怎麼辦？

motofatfat

那如果是N-well製程

NMOS的Source&Body接在一起時

- `( `; O+ \* g2 m+ {# T6 t. W. G. r而Source又不是在最負端，那該怎麼辦？

- W6 o& q% L8 I8 U瞎密怎麼辦
看不懂問題
NMOS ㄉ body 是 psub
/ C$ P" ]* p/ f, m6 ^. d5 L現在ㄉ做法都是 加 psub2 (t廠)  或 spegnd (u廠) 來區別 個ㄍNMOS ㄉbody
( i* t* M+ P1 glike pmos ㄉ body nwell 愛接哪裡 就接哪裡

skeepy

原帖由 小緯仔 於 2008-9-19 02:14 PM 發表
2 w' f* j  }- [! c4 l0 n那如果是N-well製程

NMOS的Source&Body接在一起時
  [7 _+ c8 H; D
) D' V4 Q9 g8 l" J; E# {而Source又不是在最負端，那該怎麼辦？

加道NBL將那顆DEVICE隔起來。

yingzi07482

layout对工艺上的要求很高，很多要处理的思想都是因为工艺制程上存在误差

小包

以我layout analog layout 2年的經驗~~~
1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
ANS:我想最主要差別在於mos方向要一致，且較注重mos matching，cell matching
' d# w" T, l3 T( a8 B
2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
1 H- [" q: K# H6 T6 r* W/ r9 ZANS:一般要看你的包裝吧，pad通通放在同一邊也可以啦，如果你的包裝的leads都在同一邊的話。
0 {+ w4 W9 _8 s$ c# I- i    通常會散佈在chip的4個邊邊主要是因為這樣bonding的線可以直接的bond出去，如果pad擺在chip中間的話，被bond線跨過的core很有可能會被影響，所以一般pad儘量擺最外圍。假設你通通放在左邊，但其中有一些pad要bond到右邊，這樣bond線要拉很長，對於被跨過的core也不好。
1 [* I0 t& {2 J& y% N! M3 ?' w
; ~) W# `6 l- `* T+ j6 Q  k/ Y* C* p. G3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??
/ T* v$ |; ?4 k+ hAMS:body要接電位主要是為了和source/drain產生逆偏，使mos能夠work，若body不接電位的話可能會產生漏電而影響mos的performance。
: B! ]0 b; I0 u/ C
4. 到底為啥要做匹配的動作呢??
ANS:mos愈matching，訊號的offset就愈小，會更接近simmulation的結果。

- M: o' ^. q0 m  d4 e5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
ANS: "The Art of Analog Layout" →我覺得這是layout和designer都應該看的一本書。

& N/ b9 W. m$ q  Z( u3 T( ?! n8 ]* Y以上是我在這兩年內所學到的東西，僅供參考。
! a. s2 l4 [6 L- e希望以上回答能夠幫助到你。

astrosummer

虽然答案基本都知道,但是看了各位的回复,还是有很多收获的,
想再说一下6, 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
不太理解,电路面积大于pad面积没有关系啊, 为什么还要扩充pad呢, 那岂不是要增加die的面积,增加成本了吗?

ecalfs

core limit 不需受限原有框架

1. Floor plane需規劃好(有彈性變更的可能性),以省面積
2. Pad 可放中間, 一測, 兩測, L, ㄇ字 配合 IO 需要來達成
3. 最後確認Bonding diagram

ecalfs

補充:
* Q3 Y$ |  J) L
4 E8 t0 D1 _6 m7 r7 R9 i需注意ESD solution, power cut....