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[問題求助] 關於雙保護環(double guard rings)煩請高手解答

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1#
發表於 2008-5-6 20:12:40 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
我目前在青輔會受訓非本科或相關科系學生,日前去面試時被問倒了...面試官問我一個問題要圍雙 guard ring 的用意在哪裡?假設一個Pmos已經圍了一層N GUARD RING那外面一層要圍N還是P GUARD RING?假設是圍pGUARD RING 那工作原理是什麼?>>>這題應該是我不夠努力∼所以我回答不出來,我只知道單層的GUARD RING
/ ]+ _1 G1 ?9 k2 t1 i# W以及放DUMMY的用意是什麼?我的回答是:防止過度蝕刻,當做備品用 但是面試官一直問我還有呢?還有呢?然後跟我說:你準備的不夠....但是我查了一些資料,大部分都是說這些,難道還有其他功用嗎?希望高手能幫幫忙,謝謝
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發表於 2008-5-7 23:45:28 | 只看該作者
我在之前的公司有lay過double guard rings,內圍是用PTHIN guard rings,外圍是用' q6 L  q$ p0 }
Nwell+NTHIN(甜甜圈結構).主要就是用來防止noise,那時是圍在Oscillator外圍.* N4 c- _, I- H! X

7 m9 N5 u4 g$ |Dummy的話,不知道你指的是那部份?? 引述一篇paper " SmartExtract:Accurate Capacitance / [! B* ]) Y+ Z/ r0 E6 w
Extraction for SOC", 這裡提到的dummy是指layout完成後,在每層layer空曠處,補上同一layer
6 V: d: |6 \1 q7 |dummy, 為的是在CMP process時,有較佳的均勻性:& e2 B- C7 O5 R* g
Dummy(or fill) metal is introduced in the interconnect process flow to enable uniform1 p9 a2 h3 N; d5 I
thickness control in the CMP process. Dummy metal needs to be treated as floating metal
8 P+ C! S8 Q% n; E1 G/ G/ O9 V7 y& qunless it is intentionally connected to a constant potential. Floating dummy metal 3 Z2 j5 P: s9 `3 C, b2 h9 a
essentially acts as a capacitance divider.$ z: i- ?: t1 s  ~
另外有一種dummy, 之前我在做analog layout時,會在需做match的mos旁,故意lay半顆或整顆
; {, i; j( n) B- O) ~; Z% Omos,除了你寫的那些原因,我想是因為實體mos的邊緣不見得是像layout般的四方形(what you draw is not what you get),可能是梯形或不規則多邊形,製程上很難做到如此完美,所以為了確保
! M! Y- b! D6 H9 P; V. |0 `. f主要的mos的完整性及對稱性,在mos旁再多加dummy mos(不要讓主要mos成為最邊緣的部
/ c9 F% l  Y; @份).以上是我自己的想法,歡迎各位先進指教
2#
發表於 2008-5-7 07:59:04 | 只看該作者
我不常畫layout,就我知到來講...
% c% m- P6 H5 ]0 nDUMMY最常用功用就是你說的那樣,或是用來match(Pmos接GND,Nmos接VDD)& z& z9 d! x6 ?, W* H
GuardRing主要作用防止雜訊干擾、latch up(圍上後newll及psubstrate上的阻值會變小), ?$ W" Y4 E3 p) A: Z# M
第二圈的話就選與第一圈相對的type...主要好像也是防止雜訊干擾, {1 V3 x$ D6 e! u* N* [
因為畫了第二圈,此區MOS與另外一區MOS間的距離增加,干擾就會較少
4#
發表於 2008-5-14 10:45:28 | 只看該作者
會加double guardring應該是要防止latch up 發生。
2 ^0 v0 R$ L: F) Z! g6 A一般會加再whole chip  OR  敏感線路的外圍,
& D6 N* O$ E7 X) r至於您提問的問題Pmos已有一圈N那如果造再加一圈應該是P or N?
% ~! _7 O$ B4 t2 i2 ~6 k答案是P
8 {5 q, t, t  F5 m* F0 f你所問的那個情況應該是ESD proetcion吧?# }/ X* c, j! g0 d

& a1 J+ q! F3 j2 l8 N至於原理~~~~~
- M2 a& T/ H  M: L他叫做(Pseudo Collector)% Y* w% @" A2 {& I5 I+ a: W
他是要降低等效latch up線路的集極電阻所以....有點忘了。% w, B$ [0 n  f/ l2 Y. t
反正等效起來第2圈ring會剛好是並連許多集極。7 W0 F( `( n5 T: X* p
這可能要去查一些paper了。
8 L+ d- v" N) f1 w: s% X3 h5 y' _
& u7 M- ~' Q; ]9 _$ W+ h( V; H- J/ B# x# C
至於dummy 就是你所回答的那樣,面試官那麼厲害,叫他講出另一套作用來。
3 ^% Q# |! M7 E5 h+ p+ g) [他只想考倒你而已。* g' }( a2 J: Y; {# ], m" h
$ Q# e7 K) f, I  M8 `
[ 本帖最後由 arthur03226 於 2008-5-14 10:47 AM 編輯 ]
5#
發表於 2008-5-14 14:19:17 | 只看該作者
說錯請指正,除了過度蝕刻之外,可以順便預防 LOD 效應嗎 ?
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