VHDL的問題

guesswho461 · 發表於 2008-4-9 19:53:31

各位先進
小弟我用VHDL的PROT MAP把我設計的各個電路組合起來
可是最後合成之後的主體的gate count卻一直是0
不曉得這是甚麼原因?
我用的軟體是Quartus 7.2

kolong · 發表於 2008-4-10 16:22:46

那就是合成失敗啦...

請詳細看一下message吧..

guesswho461 · 發表於 2008-4-11 13:29:27

呃~可是最後Quartus是顯示合成成功咧
~"~

tommywgt · 發表於 2008-4-12 17:52:55

那表示所有的東東都被optimize光了啦

查一下CODE吧

masonchung · 發表於 2008-4-12 18:07:26

該不會是輸入接到輸出短路吧~XD

kevin · 發表於 2008-4-14 10:56:52

你的top level components port map 有拉到 FPGA 的 pin 上嗎?

aiken · 發表於 2008-4-30 04:36:23

you will not use your testbench as your top level?

Testbenc don't have in/out...

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